非易失性半导体存储装置技术领域
本发明涉及一种非易失性半导体存储装置，尤其涉及一种具有与非(Not
AND，NAND)型串(string)的存储装置的存储器阵列的结构。
背景技术
快闪存储器作为存储元件而被广泛用于数码相机、智能手机等电子设备。
在此类市场中，对于快闪存储器进一步要求小型化、大容量化，且要求高速
化、低功耗化。
NAND型快闪存储器具备配置有多个块(block)的存储器阵列，所述块
是将多个NAND串沿列方向配置而成。NAND串是包含串联连接的多个存储
胞元与连接于其两端的选择晶体管而构成，其中一个端部经由位线侧选择晶
体管而连接于位线，另一个端部经由源极线侧选择晶体管而连接于源极线。
图1是表示以往的快闪存储器的位线选择电路的结构例的图(专利文献
1)。如该图1所示，位线选择电路10是包含第一选择部12和第二选择部14
而构成，所述第一选择部12用于将偶数位线GBL_e和奇数位线GBL_o连接
于页面缓冲器/读出(sense)电路，所述第二选择部14对偶数位线GBL_e及
奇数位线GBL_o施加规定的偏电压。第一选择部12具有：连接于偶数位线
GBL_e的偶数选择晶体管SEL_e、连接于奇数位线GBL_o的奇数选择晶体管
SEL_o、以及连接在偶数选择晶体管GBL_e及奇数选择晶体管GBL_o的共
用节点N1与读出电路之间的位线选择晶体管BLS。构成第一选择部12的晶
体管SEL_e、晶体管SEL_o、晶体管BLS是在构成页面缓冲器/读出电路等周
边电路的P阱(well)内所形成的N沟道金属氧化物半导体晶体管，这些晶
体管是能够在高电压下动作的高耐压晶体管。
例如，当在页面读出的情况下，选择偶数位线GBL_e时，偶数选择晶体
管SEL_e、位线选择晶体管BLS导通，奇数位线GBL_o为非选择，奇数选
择晶体管SEL_o断开。而且，当选择奇数位线GBL_o时，奇数选择晶体管
SEL_o、位线选择晶体管BLS导通，偶数位线GBL_e为非选择，偶数选择晶
体管SEL_e断开。
第二选择部14具有：连接在偶数位线GBL_e与假想电位VPRE之间的
偶数偏压晶体管YSEL_e、以及连接在奇数位线GBL_o与假想电位VPRE之
间的奇数偏压晶体管YSEL_o。这些晶体管是在形成有存储胞元的P阱内所
形成的NMOS晶体管，是能够在低电压下动作的低耐压晶体管。对于假想电
位VPRE，供给与动作状态相应的偏电压或预充电电压。例如，在页面读出
时，所选择的偶数位线GBL_e的偶数偏压晶体管YSEL_e断开，非选择的奇
数位线GBL_o的奇数偏压晶体管YSEL_o导通，对假想电位VPRE供给屏蔽
电压。而且，当偶数位线GBL_e为非选择，而选择奇数位线GBL_o时，偶
数偏压晶体管YSEL_e导通，奇数偏压晶体管YSEL_o断开，对偶数位线
GBL_e供给屏蔽电压。在编程(program)时，对假想电位VPRE供给编程禁
止电压，对非选择的位线的存储胞元的沟道供给写入禁止电压。通过在与存
储胞元共用的阱内形成构成第二选择部14的晶体管，可削减位线选择电路的
占用面积，实现快闪存储器的小型化。
今后，随着物联网等的普及，产生电子设备的电力消耗的抑制、及电子
设备间的高速数据通信的必要性。伴随于此，对于搭载于电子设备中的快闪
存储器，也进一步要求低功耗化、高速化、小型化。专利文献1(日本专利
5550609号公报)的布局结构是一种解决方案，但该结构不够充分，需要实
现进一步改良的快闪存储器。
发明内容
本发明的目的在于解决此种以往问题，提供一种具有经过改良的存储器
阵列结构的非易失性半导体存储装置，能够实现低功耗化、高速化、小型化。
本发明的非易失性半导体存储装置包括：存储器阵列，包含多个全局块
(global block)，一个全局块包含多个块，一个块包含多个NAND型串；多
根局域位线(local bit line)，共同连接于一个全局块内的多个块的各个；多个
全局块共用的多根全局位线(global bit line)；以及连接部件，进行一根全局
位线与m根(m为2以上的整数)局域位线之间的选择性的连接，当对全局
块内的所选择的块进行选择页面的读出或编程时，通过所述连接部件，由m
根局域位线共用一根全局位线。
根据本发明，分离为多个全局块共用的全局位线与全局块内的多个块共
用的局域位线，由m根局域位线共用一根全局位线，因此能够实现低功耗化、
高速化、小型化。
附图说明
图1表示以往快闪存储器的位线选择电路的结构图；
图2是表示本发明的实施例的快闪存储器的概略结构的图；
图3是表示本实施例的存储器阵列的整体结构的图；
图4是存储胞元的等效电路图；
图5表示本实施例的存储器阵列的全局块的概略结构图；
图6是表示本实施例的全局块内所形成的开关电路部的电路结构的图；
图7A是表示本实施例的全局块的概略结构的剖面图；
图7B是表示局域位线与块的连接关系的剖面图；
图8A是表示本实施例的通过行解码器来进行全局块的选择的结构例的
图；
图8B是表示本实施例的通过行解码器来进行块的选择的结构例的图；
图9是本实施例的偶数页面的读出动作的时序图；
图10是本实施例的奇数页面的读出动作的时序图；
图11是本实施例的偶数页面的编程的时序图；
图12是本实施例的奇数页面的编程的时序图。
附图标记：
10：位线选择电路
12：第一选择部
14：第二选择部
100：快闪存储器
110：存储器阵列
110A、110B：存储板(存储体)
120：输入/输出缓冲器
130：地址寄存器
140：数据寄存器
150：控制器
160：行解码器
170、170A、170B：页面缓冲器/读出电路
180：列选择电路
190：内部电压产生电路
200、200A、200B：行驱动电路
210：电压供给部
212：NAND门
214：逆变器
216：电平转换器
220、220'：第一开关电路部
230、230'：第二开关电路部
300：P型的硅基板
310：N阱
320、322、324：P阱
Ax：行地址信息
Ay：列地址信息
BLK：块
BLS：位线选择晶体管
C1、C2、Cn：控制信号
DEC1～DEC7：解码信号
DSG、SGS：选择栅极线
GBL、GBL1～GBLn：全局位线
GBL_e：偶数位线
GBL_o：奇数位线
GBLi：第i根全局位线
GBLi+1：第i+1根全局位线
GBLK：全局块
G_BLK1～G_BLK8：全局块
G_BLKi：第i个全局块
G_SEL1～G_SEL8、SEL_B0～SEL_B127、SEL_e1、SEL_e2、SEL_LBLe、
SEL_LBLo、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、：选择线
L1、L2、M0：第一层金属线
LBL：局域位线
LBL_e、LBL_e1、LBL_e2、LBLe：偶数局域位线
LBL_o、LBL_o1、LBL_o2、LBLo：奇数局域位线
M1：第二层金属线
M2：第三层金属线
N1：共用节点
Qe、Qe1、Qe2、Qvo、Qo、Qo1、Qo2、Qve：N沟道型的MOS晶体管
Q_GBe、Q_GBo：全局块选择晶体管
SEL_e：偶数选择晶体管
SEL_o：奇数选择晶体管
SL：源极线
t1～t10：时刻
Vers：擦除电压
VIR_e、VIR_o：假想电源线
Vpass：通过电压
Vpgm：编程电压
VPRE：假想电位
Vread：读出电压
WL1～WL64：字线
YSEL_e：偶数偏压晶体管
YSEL_o：奇数偏压晶体管
具体实施方式
以下，参照附图来详细说明本发明的实施方式。另外，应留意的是，附
图中，为了便于理解而强调表示了各部分，与实际元件的比例并不相同。
图2是表示本发明的实施例的NAND型的快闪存储器的结构的框图。本
实施例的快闪存储器100包括：存储器阵列110，形成有排列成矩阵状的多
个存储胞元；输入/输出缓冲器120，连接于外部输入/输出端子I/O，保持输
入/输出数据；地址寄存器130，接收来自输入/输出缓冲器120的地址数据；
数据寄存器140，保持输入/输出的数据；控制器150，供给控制信号C1、控
制信号C2、…控制信号Cn，该控制信号C1、控制信号C2、…控制信号Cn
是基于来自输入/输出缓冲器120的命令数据及外部控制信号(未图示的芯片
使能(chip enable)或地址锁存使能等)来控制各部；行解码器160，对来自
地址寄存器130的行地址信息Ax进行解码，并基于解码结果来进行全局块
或字线的选择等；页面缓冲器/读出电路170，保持经由位线而读出的数据，
或者经由位线来保持编程数据等；列选择电路180，对来自地址寄存器130
的列地址信息Ay进行解码，并基于该解码结果来进行位线的选择等；以及内
部电压产生电路190，生成数据的读出、编程及擦除等所需的电压(编程电
压Vpgm、通过电压Vpass、读出电压Vread、擦除电压Vers等)。
图3表示存储器阵列110的详细情况。本实施例的存储器阵列110被分
割成两个存储体(memory bank)或存储板(memory plane)110A、存储体或
存储板110B。存储板110A耦合于行驱动电路200A，存储板110B耦合于行
驱动电路200B，行解码器160共同耦合于两个存储板110A、存储板110B。
而且，图示例中，在存储板110A的上端侧配置有页面缓冲器/读出电路170A，
在存储板110B的上端侧配置有页面缓冲器/读出电路170B，但页面缓冲器/
读出电路170A、页面缓冲器/读出电路170B也可配置在存储板110A、存储
板110B的下端侧。
存储板110A包含沿列方向配置的多个全局块GBLK，同样，存储板110B
也包含沿列方向配置的多个全局块GBLK。一个全局块GBLK进而包含多个
块。图示例中，一个存储板110A(110B)沿列方向包含8个全局块GBLK，
一个全局块GBLK进而包含128个块BLK。
在一个块BLK中，如图4所示，形成有多个NAND串。一个NAND串
具有：多个串联连接的存储胞元、连接于存储胞元的其中一个端部的源极线
侧选择晶体管、及连接于存储胞元的另一个端部的位线侧选择晶体管。图示
例中，一个NAND串包含串联连接的64个存储胞元。即，一个块包含64页
面×p位。
典型的是，存储胞元具有金属氧化物半导体结构，该MOS结构包括：作
为N型扩散区域的源极/漏极，形成在P阱内；穿隧氧化膜，形成在源极/漏
极间的沟道上；浮动栅极(电荷蓄积层)，形成在穿隧氧化膜上；以及控制栅
极，经由介电质膜而形成在浮动栅极上。当在浮动栅极中未蓄积电荷时，即
写入有数据“1”时，阈值处于负状态，存储胞元为常通(normally on)。当浮
动栅极中蓄积有电子时，即写入有数据“0”时，阈值转变(shift)为正，存储
胞元为常断(normally off)。
图5是表示全局块的概略结构的平面图。如上所述，一个存储板110A
(110B)包含沿列方向排列的8个全局块G_BLK1～G_BLK8。一个全局块
除了沿列方向排列的128个块以外，还包含第一开关电路部220与第二开关
电路部230。第一开关电路部220配置在全局块的上端侧，第二开关电路部
230配置在其下端侧，在第一开关电路部220与第二开关电路部230之间配
置128个块。在多个全局块G_BLK1～G_BLK8上方，形成有n位的全局位
线GBL，全局位线GBL1～GBLn的各个由8个全局块G_BLK1～G_BLK8
共用，且经由接触部(contact)而电连接于各全局块的第一开关电路部220
及第二开关电路部230。
其次，图6表示第一开关电路部220及第二开关电路部230的详细情况。
该图6中，作为一部分结构，例示了第i个全局块G_BLKi、在其上方延伸的
第i根全局位线GBLi、及第i+1根全局位线GBLi+1。与全局位线GBLi相关
的结构和与全局位线GBLi+1相关的结构相同，因此，以下对全局位线GBLi
进行说明。
全局块G_BLKi沿列方向包含128个块，一个块如图4所示，包含64
WL×p位的存储胞元，对一根字线WL分配有偶数与奇数的2页面，因此一
个块具有128页面。各块的各NAND串经由沿列方向延伸的各局域位线LBL
而耦合。一根局域位线LBL由128个块共用。此处，在以偶数与奇数来区别
局域位线的情况下，用LBL_e来表示偶数局域位线，用LBL_o来表示奇数
局域位线。
本例中，一根全局位线GBLi选择性地连接于两根偶数局域位线LBL_e
与两根奇数局域位线LBL_o，换言之，一根全局位线由四根局域位线共用。
在各全局位线GBL上，连接有页面缓冲器/读出电路170。例如，当全局位线
GBL为n根时，n个页面缓冲器/读出电路170连接于全局位线GBL。此处虽
未图示，但一个页面缓冲器/读出电路170具备与由一根全局位线GBL所共
用的局域位线的数量(图6的示例中为四根)对应的锁存电路，四个锁存电
路分别保持经由四根局域位线LBL而从存储胞元读出的数据，或者分别保持
要经由四根局域位线LBL而对存储胞元编程的数据。
第一开关电路部220包含N沟道型的MOS晶体管Qe、MOS晶体管Qe1、
MOS晶体管Qe2、MOS晶体管Qvo。晶体管Qe连接在全局位线GBLi与偶
数局域位线LBL_e1、偶数局域位线LBL_e2之间，在该晶体管Qe的栅极连
接有选择线SEL_LBLe，晶体管Qe共同选择偶数局域位线LBL_e1、偶数局
域位线LBL_e2。晶体管Qe1串联连接在局域位线LBL_e1与晶体管Qe之间，
在该晶体管Qe1的栅极连接有选择线SEL_e1，晶体管Qe1选择偶数局域位
线LBL_e1。晶体管Qe2串联连接在局域位线LBL_e2与晶体管Qe之间，在
该晶体管Qe2的栅极连接有选择线SEL_e2。晶体管Qe2选择偶数局域位线
LBL_e2。晶体管Qvo连接在假想电源线VIR_o与奇数局域位线LBL_o1、奇
数局域位线LBL_o2之间，在他们的栅极共同连接有选择线SEL_VIRo。晶体
管Qvo对奇数局域位线LBL_o1、奇数局域位线LBL_o2共同地供给与动作
状态相应的偏电压。
第二开关电路部230包含N沟道型的MOS晶体管Qo、MOS晶体管Qo1、
MOS晶体管Qo2、MOS晶体管Qve。晶体管Qo连接在全局位线GBLi与奇
数局域位线LBL_o1、奇数局域位线LBL_o2之间，在该晶体管Qo的栅极连
接有选择线SEL_LBLo，晶体管Qo共同选择奇数局域位线LBL_o1、奇数局
域位线LBL_o2。晶体管Qo1串联连接在局域位线LBL_o1与晶体管Qo之间，
在该晶体管Qo1的栅极连接有选择线SEL_o1，晶体管Qo1选择奇数局域位
线LBL_o1。晶体管Qo2串联连接在局域位线LBL_o2与晶体管Qo之间，在
该晶体管Qo2的栅极连接有选择线SEL_o2。晶体管Qo2选择奇数局域位线
LBL_o2。晶体管Qvo连接在假想电源线VIR_e与偶数局域位线LBL_e1、偶
数局域位线LBL_e2之间，在他们的栅极共同连接有选择线SEL_VIRe。晶体
管Qve对偶数局域位线LBL_e1、偶数局域位线LBL_e2共同供给与动作状态
相应的偏电压。
图7是全局块的概略剖面图。一个示例中，在P型的硅基板300内形成
有N阱310，在N阱310内形成有P阱320。进而，在P型的硅基板300内，
形成有与P阱320分离的P阱322、P阱324。在P阱320内，形成有一个全
局块G_BLKi的主要部分。在与P阱320分离的P阱322内，形成有第一开
关电路部220的晶体管Qe，在P阱324内，形成有第二开关电路部230的晶
体管Qo。在优选形态中，形成在P阱320内的各块的存储胞元、第一开关电
路部220及第二开关电路部230的各晶体管能够使用相同的制造过程来形成。
因此，能够与存储胞元同样地对第一开关电路部220及第二开关电路部230
的晶体管进行微细加工。另一方面，形成在P阱322、P阱324内的晶体管
Qe、晶体管Qo耦合于一根全局位线与四根局域位线之间，该晶体管Qe、晶
体管Qv在擦除动作时全局块的P阱320成为高电压状态时被阻断，以免全
局位线GBL成为高电压。而且，P阱322、P阱324的杂质浓度既可与P阱
320的杂质浓度相同，也可根据需要而与其不同。
局域位线LBL连接于各块的位线侧选择晶体管的漏极，该局域位线LBL
例如包含第一层金属线(M0)。而且，第一开关电路部220'与晶体管Qe之间
的相互连接以及第二开关电路部230'与晶体管Qo之间的相互连接是与局域
位线LBL同样地，例如包含第一层金属线L1、第一层金属线L2。假想电源
线VIR_o、假想电源线VIR_e例如包含第二层金属线(M1)，全局位线GBLi
例如包含第三层金属线(M2)。尤其，构成全局位线GBLi的金属线理想的是
电阻尽可能小，且理想的是减小邻接的全局位线间的电容。
图8A表示用于选择全局块GBLi的行驱动电路200的结构例。行驱动电
路200包含8组与各全局块的选择线SEL_LBLe、选择线SEL_LBLo连接的
一对N型的全局块选择晶体管Q_GBe、全局块选择晶体管Q_GBo。对于各
组全局块选择晶体管Q_GBe、全局块选择晶体管Q_GBo的栅极，从行解码
器160供给用于选择全局块的选择线G_SEL1、选择线G_SEL2、…选择线
G_SEL8。行解码器160基于行地址信息Ax，将选择线G_SEL1、选择线
G_SEL2、…选择线G_SEL8中的任一条设为H电平(high level)(使全局块
选择晶体管导通)，将除此以外的选择线设为L电平(low level)(使全局块
选择晶体管非导通)，使所选择的全局块的选择线SEL_LBLe、SEL_LBLo电
性耦合于行驱动电路200的电压供给部210。电压供给部210对所选择的全
局块的选择线SEL_LBLe、选择线SEL_LBLo供给与动作状态相应的电压。
图8B表示用于选择全局块内的块的行驱动电路200的结构例。行驱动电
路200包含128组NAND门212、逆变器(inverter)214及电平转换器(level
shifter)216。对于NAND门212，从行解码器160输入用于从行解码器160
选择块的7个解码信号DEC1、解码信号DEC2、…解码信号DEC7，任一个
NAND门212的输出为L电平。NAND门212的输出经由逆变器214而将电
平转换器216使能，从而将块选择线SEL_B0、选择线SEL_B1、选择线
SEL_B2、…选择线SEL_B127中的任一个驱动为H电平。此处虽未图示，但
各块包含N型的块选择晶体管，在各块选择晶体管的栅极连接有块选择线
SEL_B0、选择线SEL_B1、选择线SEL_B2、…选择线SEL_B127。而且，行
驱动电路200对图4所示的选择栅极线SGS、选择栅极线DSG、字线WL1～
WL64、源极线SL、选择线SEL_e1、选择线SEL_e2、选择线SEL_VIRe、选
择线VIR_e、选择线SEL_o1、选择线SEL_o2、选择线SEL_LBLo、假想电
源线VIR_o、假想电源线SEL_VIRo供给与动作状态相应的电压。
其次，对本实施例的快闪存储器的动作进行说明。表1表示擦除动作时
的各部的偏压条件。所选择的全局块中，对全局位线GBLi、选择线SEL_LBLe、
选择线SEL_LBLo供给Vdd，除此以外的选择线SEL_e1、选择线SEL_e2、
选择线SEL_o1、选择线SEL_o2、选择线SEL_VIRe、选择线SEL_VIRo、选
择线LBLe、选择线LBLo设为浮动，对P阱施加擦除电压20V。而且，非
选择的全局块的选择线SEL_LBLe、选择线SEL_LBLo被供给L电平(或0V)，
除此以外的选择线为浮动。
擦除动作时
表1
对所选择的块的所有字线WL施加0V，将选择线DSG、选择线SGS、
源极线SL设为浮动，将非选择的块的所有字线WL、选择线DSG、选择线
SGS、源极线SL设为浮动。如此，本实施例的快闪存储器与以往快闪存储器
同样，以块为单位来统一擦除。其次，对读出动作进行说明。作为优选形态，
本实施例的快闪存储器序列(sequential)地进行所选择的页面的偶数页面与
奇数页面的读出。表2表示进行偶数页面的读出时的各部的偏压条件，图9
表示在偶数局域位线LBL_e1的存储胞元中存储有数据“1”、在偶数局域位线
LBL_e2的存储胞元中存储有数据“0”时的偶数页面的读出的时序图。
读出动作时
偶数页面读出
预充电期间
串放电期间
读出期间
GBLi
1.0V
1.0V
由LBL/GBL共用电荷
Qve
导通
断开
断开
Qvo
导通
导通
断开
LBLe
1.2V
1.2V→放电
放电→共用电荷
LBLo
0V
0V
0V
Qe1/Qe2
断开
断开
使Qe1/Qe2依次导通
Qo1/Qo2
断开
断开
断开
Qe
导通
导通
导通
Qo
断开
断开
断开
块选择Tr
导通
导通
导通
选择WL
通过电压
0V
0V/Vcc
非选择WL
通过电压
通过电压
通过电压
位线侧Tr
断开
导通
断开
源极线侧Tr
断开
导通
断开
SL
0V
0V
0V
表2
读出动作包含预充电期间与串的选择放电期间、读出期间。首先，在预
充电期间的时刻t1，将用于选择全局块的全局块选择晶体管Q_GBe、全局块
选择晶体管Q_GBo设为导通状态(图8A)，电压供给部210经由导通状态的
全局块选择晶体管Q_GBe来对选择线SEL_LBLe供给H电平的电压，并经
由全局块选择晶体管Q_GBo来对选择线SEL_LBLo供给0V。由此，晶体管
Qe导通，晶体管Qo断开。而且，页面缓冲器/读出电路170对所有的全局位
线GBL供给例如1.0V的预充电电压。进而，行驱动电路200对假想电源线
VIR_e供给例如1.2V的预充电电压，对假想电源线VIR_o供给0V。
其次，在时刻t2，行驱动电路200在固定期间将选择线SEL_VIRe、选
择线SEL_VIRo驱动为H电平。由此，晶体管Qve、晶体管Qvo导通，两根
偶数局域位线LBL_e1、偶数局域位线LBL_e2被预充电至1.2V，两根奇数
局域位线LBL_o1、奇数局域位线LBL_o2被设为0V。即，在进行偶数页面
的读出时，偶数页面被已接地的奇数页面所屏蔽，从而位线间的电容耦合引
起的噪声得以抑制。在时刻t3，将选择线SEL_VIRe、选择线SEL_VIRo驱
动为L电平，偶数局域位线LBLe及奇数局域位线LBLo从假想电源线VIR_e、
假想电源线VIR_o分离，预充电期间结束。
其次，在时刻t4～t6，开始串的选择性放电。在时刻t4，将选择线DSG
驱动为Vcc，位线侧选择晶体管导通。对于选择字线WL及非选择字线WL，
供给数据“0”的存储胞元能够导通的电压即通过电压Vpass，对源极线SL供
给0V。由此，构成所选择的块的串的存储胞元通过来自偶数局域位线LBLe
的电荷而受到充电。
其次，在时刻t5，将选择字线WL驱动为0V。其次，在时刻t6，将选
择线SGS由0V驱动为Vcc，源极线侧选择晶体管导通。由此，根据存储胞
元的数据的存储状态，串及偶数局域位线LBLe的电荷被放电至源极线SL。
由于在连接于局域位线LBL_e1的选择存储胞元中存储有数据“1”，因此选择
存储胞元导通、局域位线LBL_e1被放电至GND电平。另一方面，由于在连
接于局域位线LBL_e2的选择存储胞元中存储有数据“0”，因此选择存储胞元
断开，局域位线LBL_e2保持预充电电压。如此，在串的放电期间内，在偶
数局域位线LBL_e1、偶数局域位线LBL_e2中保持与存储胞元的存储状态相
应的电荷。
其次，在时刻t7～t10进行读出。在时刻t7～时刻t8，将选择线SEL_e1
驱动为H电平。在此期间，晶体管Qe1导通，偶数局域位线LBL_e1连接于
全局位线GBL。由于偶数局域位线LBL_e1为0V，因此全局位线GBL的电
位也被放电至0V。页面缓冲器/读出电路170检测全局位线GBL的电位或电
流，并将其结果保持于锁存电路中。
在时刻t7～t8的期间，当偶数局域位线LBL_e1的读出结束时，页面缓
冲器/读出电路170在时刻t8～t9的期间内再次对全局位线GBL进行预充电。
其次，在时刻t9～t10，将选择线SEL_e2驱动为H电平。在此期间，晶体管
Qe2导通，偶数局域位线LBL_e2连接于全局位线GBL。由于偶数局域位线
LBL_e2仍保持预充电电压，因此全局位线GBL的电位也几乎不发生变化。
页面缓冲器/读出电路170检测全局位线GBL的电位或电流，并将其结果保
持于锁存电路中。
如此，当两根偶数局域位线LBL_e1、偶数局域位线LBL_e2的选择存储
胞元的读出结束时，其次进行两根奇数局域位线的读出。图10表示在连接于
奇数局域位线LBL_o1的存储胞元中存储有数据“0”、在连接于奇数局域位线
LBL_o2的存储胞元中存储有数据“1”时的奇数页面的读出动作的时序图。在
偶数局域位线LBLe的读出时同样地进行这些动作。其次，对编程动作进行
说明。作为优选形态，本实施例的快闪存储器序列地进行所选择的页面的偶
数页面与奇数页面的编程。表3表示进行偶数页面的编程时的各部的偏压条
件，图11表示在偶数局域位线LBL_e1的存储胞元中存储有数据“0”、在偶数
局域位线LBL_e2的存储胞元中存储有数据“1”时的偶数页面的编程的时序
图。
编程动作时
偶数页面编程
预充电期间
串放电期间
编程期间
GBL
0V
2.6V/0V
2.4V
Qve
导通
断开
断开
Qvo
导通
导通
导通
LBL_e
2.4V
2.4V/0V
2.4V/0V
LBL_o
2.4V
2.4V
2.4V
Qe1/Qe2
断开
使Qe1/Qe2依次导通
断开
Qo1/Qo2
断开
断开
断开
Qe
导通
导通
导通
Qo
断开
断开
断开
块选择Tr
导通
导通
导通
选择WL
通过电压
通过电压
15～20V
非选择WL
通过电压
通过电压
通过电压
位线侧Tr
导通
导通
导通
源极线侧Tr
断开
断开
断开
SL
Vcc
Vcc
Vcc
P阱
0V
0V
0V
表3
编程动作包含预充电期间与串的选择放电期间、编程期间。首先，在预
充电期间的时刻t1，将用于选择全局块的全局块选择晶体管Q_GBe、全局块
选择晶体管Q_GBo设为导通状态(图8A)，电压供给部210经由导通状态的
全局块选择晶体管Q_GBe来对选择线SEL_LBLe供给H电平的电压，并经
由全局块选择晶体管Q_GBo来对选择线SEL_LBLo供给0V。由此，晶体管
Qe导通，晶体管Qo断开。页面缓冲器/读出电路170对所有的全局位线GBL
供给0V。进而，行驱动电路200对假想电源线VIR_e、假想电源线VIRo供
给例如2.4V的预充电电压。而且，将选择线DSG驱动为Vcc，将位线侧晶
体管导通、选择线SGS驱动为0V，源极线侧晶体管断开。选择字线WL及
非选择字线WL被驱动为通过电压Vpass。而且，源极线SL被供给Vcc。
其次，在时刻t2，行驱动电路200将选择线SEL_VIRe、选择线SEL_VIRo
驱动为H电平。由此，晶体管Qve一齐导通，两根偶数局域位线LBL_e1、
偶数局域位线LBL_e2被预充电至2.4V，而且，晶体管Qvo导通，两根奇数
局域位线LBL_o1、奇数局域位线LBL_o2也被预充电至2.4V。即，在进行
偶数页面的编程时，偶数页面由被预充电至同电位的奇数页面所屏蔽，位线
间的电容耦合引起的噪声得以抑制。在时刻t3，将选择线SEL_VIRe驱动为
L电平，偶数局域位线LBLe从假想电源线VIR_e分离，预充电期间结束。
另外，奇数局域位线LBLo维持与假想电源线VIR_o连接的状态。
其次，在时刻t4～t8，开始串的选择性放电。页面缓冲器/读出电路170
保持编程数据，且连接于一根全局位线GBL的一个页面缓冲器/读出电路170
保持4位量的编程数据。
在时刻t4，页面缓冲器/读出电路170对全局位线GBL设定与最初的位
的编程数据相应的电压。由于连接于偶数局域位线LBL_e1的存储胞元为数
据“0”，即进行了编程，因此页面缓冲器/读出电路170对全局位线GBL设置
(set)0V。其次，在时刻t4～t5的期间，将选择线SEL_e1驱动为H电平。
由此，晶体管Qe1导通，偶数局域位线LBL_e1连接于全局位线GBL，偶数
局域位线LBL_e1被放电至0V。
其次，在时刻t6，页面缓冲器/读出电路170对全局位线GBL设定与下
个位的编程数据相应的电压。由于对连接于偶数局域位线LBL_e2的存储胞
元编程了编程数据“1”，即禁止编程，因此全局位线GBL被设置2.4V以禁止
写入。在时刻t7～时刻t8，将选择线SEL_e2驱动为H电平。由此，晶体管
Qe2导通，偶数局域位线LBL_e2连接于全局位线GBL，但偶数局域位线
LBL_e1仍保持大致2.4V。如此，在偶数局域位线LBL_e1、偶数局域位线
LBL_e2中保持编程数据。
其次，在时刻t9～时刻t10，执行编程。即，对于选择字线，施加约15V～
20V的编程电压。由此，在连接于偶数局域位线LBL_e1的选择存储胞元中
编程数据“0”，在连接于偶数局域位线LBL_e2的选择存储胞元中保持数据
“1”。
如此，当对两根偶数局域位线LBL_e1、偶数局域位线LBL_e2的选择存
储胞元的编程结束时，其次进行对两根奇数局域位线LBL_o1、奇数局域位线
LBL_o2的编程。图12表示在连接于奇数局域位线LBL_o1的存储胞元中编
程数据“1”、在连接于奇数局域位线LBL_o2的存储胞元中编程数据“0”时的奇
数页面的编程动作的时序图。在进行串的选择放电时，页面缓冲器/读出电路
170对全局位线GBL设定与第三位的编程数据及第4位的编程数据相应的电
压。在偶数局域位线LBLe的编程时同样进行其他的编程动作。
如此，根据本实施例，只要将一根全局位线与多根局域位线予以分离，
在读出/编程动作时，进行所选择的全局块内的局域位线的充放电即可，因此
能够实现功耗的降低。进而，在所选择的全局块内的局域位线中暂时保持与
数据相应的电荷，将该局域位线分时地连接于全局位线，由此能够实现读出
动作及编程动作的高速化。进而，在存储板内形成有多个全局块，在各全局
块内形成有多个块，因此能够实现存储器阵列的高集成化。
所述实施例中，表示了两根偶数局域位线与两根奇数局域位线共同连接
于一根全局位线GBL的结构，但本发明并不限定于此种结构。例如，能够将
m根以上(m为3以上的自然数)的偶数局域位线及奇数局域位线共同连接
于一根全局位线GBL。例如，若将四根偶数局域位线及四根奇数局域位线连
接于一根全局位线，则一根局域位线由八根局域位线所共用。共用的局域位
线的数量的增加意味着由这些局域位线所保持的电荷(数据)的数量的增加，
通过将多根局域位线高速且分时地连接于全局位线，从而能够进一步实现读
出动作及编程动作的高速化。
所述实施例中，表示了将多根偶数局域位线与多根奇数局域位线共同连
接于一根全局位线的示例，但本发明并不限定于此种结构。在未分成偶数位
线或奇数位线来进行读出或编程的情况下，也可将不论偶数或奇数的单纯的
多个局域位共同连接于一根全局位线，使一根全局位线由多根局域位线所共
用。
如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于
特定的实施方式，在权利要求书所记载的本发明的主旨的范围内，能够进行
各种变形、变更。