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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410049848.3 (22)申请日 2014.02.13 10-2013-0097819 2013.08.19 KR G11C 16/06(2006.01) (71)申请人 爱思开海力士有限公司 地址 韩国京畿道 (72)发明人 申旻澈 愼允宰 (74)专利代理机构 北京弘权知识产权代理事务 所 ( 普通合伙 ) 11363 代理人 俞波 周晓雨 (54) 发明名称 非易失性存储装置及使用其的半导体系统和 计算机设备 (57) 摘要 一种非易失性存储装置， 包括具有多个子阵 列的存储器单元阵列。多个模数转换器 （ADC） 被 配。
2、置为感测从所述多个子阵列的存储器单元输出 的感测电压， 路径选择单元被配置为在第一操作 模式下以一对一的对应方式将所述多个子阵列与 所述多个 ADC 电耦接， 以及在第二操作模式下将 所述多个 ADC 与电源电压的端子电耦接。 (30)优先权数据 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书12页 附图8页 (10)申请公布号 CN 104425017 A (43)申请公布日 2015.03.18 CN 104425017 A 1/1 页 2 1. 一种非易失性存储装置， 包括 ： 存储器单元阵列， 包括多个子阵列 ； 多个模数转换。
3、器， 被配置为感测从所述多个子阵列的存储器单元输出的感测电压 ； 以 及 路径选择单元， 被配置为在第一操作模式下以一对一的对应方式将所述多个子阵列与 所述多个模数转换器电耦接， 以及在第二操作模式下将所述多个模数转换器与电源电压的 端子电耦接。 2. 如权利要求 1 所述的非易失性存储装置， 其中， 所述路径选择单元响应于操作模式 设定信号而将所述多个子阵列和所述电源电压的端子中的一个与所述多个模数转换器电 耦接。 3. 如权利要求 2 所述的非易失性存储装置， 其中， 所述多个模数转换器响应于所述操 作模式设定信号而与所述电源电压的端子并联电耦接。 4. 如权利要求 1 所述的非易失性存储。
4、装置， 还包括 ： 数据输出单元， 被配置为组合所述多个模数转换器的输出以及产生输出数据。 5. 如权利要求 1 所述的非易失性存储装置， 其中， 所述第一操作模式对应于读取命令 以读取储存在所述存储器单元阵列中的数据。 6. 如权利要求 1 所述的非易失性存储装置， 其中， 所述第一操作模式与所述第二操作 模式不同。 7. 一种非易失性存储装置， 包括 ： 第一模数转换器阵列， 被配置为感测从第一存储体的存储器单元输出的感测电压 ； 第二模数转换器阵列， 被配置为感测从第二存储体的存储器单元输出的感测电压 ； 第一路径选择单元， 被配置为 ： 在不对所述第一存储体执行正常操作时， 将所述第一。
5、模 数转换器阵列与电源电压的端子电耦接 ； 以及 第二路径选择单元， 被配置为 ： 在不对所述第二存储体执行正常操作时， 将所述第二模 数转换器阵列与所述电源电压的端子电耦接。 8. 如权利要求 7 所述的非易失性存储装置， 其中， 所述第一路径选择单元响应于第一 操作模式设定信号而将所述第一存储体的存储器单元或所述电源电压的端子与所述第一 模数转换器阵列电耦接。 9. 如权利要求 8 所述的非易失性存储装置， 其中， 所述第一操作模式设定信号包括用 于所述第一存储体的存储体选择信息和与所述正常操作有关的信息。 10. 如权利要求 7 所述的非易失性存储装置， 其中， 所述第二路径选择单元响应。
6、于第二 操作模式设定信号而将所述第二存储体的存储器单元或所述电源电压的端子与所述第二 模数转换器阵列电耦接。 权 利 要 求 书 CN 104425017 A 2 1/12 页 3 非易失性存储装置及使用其的半导体系统和计算机设备 0001 相关申请的交叉引用 0002 本 申 请 要 求 2013 年 8 月 19 日 向 韩 国 知 识 产 权 局 提 交 的 申 请 号 为 10-2013-0097819 的韩国专利申请的优先权， 其全部内容通过引用合并于此。 技术领域 0003 各个实施例涉及半导体装置， 更具体而言， 涉及包括非易失性存储器单元的存储 装置及使用其的半导体系统。 背景。
7、技术 0004 一般而言， DRAM 包括由电容器构成的存储器单元， 通过将电荷充电至存储器单元 或从存储器单元将电荷放电来储存数据。 然而， 由于电容器因其特性而存在泄漏， 因此DRAM 的缺点在于其是易失性存储器。为了克服该缺点， 已开发出非易失性的及无须保留数据的 存储器。特别地， 不断地进行尝试以通过改进存储器单元的结构来实现非易失性。这些尝 试之一是电阻式存储装置， 其包括电阻式存储器单元。 0005 电阻式存储装置包括由阻变材料形成的存储器单元， 阻变材料可具有根据从其流 过的电流幅度而改变的电阻值。 据此， 通过控制要施加至存储器单元的电流幅度， 可将期望 的数据写入存储器单元。。
8、 举例而言， 在存储器单元为高阻状态的情况下， 存储器单元可已储 存为 0 的数据， 而在存储器单元为低阻状态的情况下， 存储器单元可已储存为 1 的数据。阻 变材料可具有至少三种电阻状态。因此， 电阻式存储装置的存储器单元可用作能够储存多 比特数据的多电平单元。 0006 图 1 是示意性地示出现有电阻式存储装置 10 的配置的图。在图 1 中， 电阻式存储 装置 10 包括存储器单元阵列 11、 行译码单元 12、 列译码单元 13、 以及读取驱动器 14。在存 储器单元阵列 11 中， 设置多个字线 WL0 至 WL2 以及多个位线 BL0 至 BL2， 存储器单元 MC 电 耦接至字线。
9、 WL0 至 WL2 与位线 BL0 至 BL2 的交叉点。行译码单元 12 响应于行地址而选择 字线以进行访问， 列译码单元 13 响应于列地址而选择位线以进行访问。据此， 当选择特定 的字线和特定的位线时， 可访问特定的存储器单元 MC。 0007 在读取操作中， 读取驱动器 14 施加感测电流和 / 或电压至被访问的存储器单元 MC。通过感测根据存储器单元 MC 的电阻值而改变的电压和 / 或电流， 可读取储存在存储器 单元 MC 中的数据。在存储器单元 MC 为多电平单元的情况下， 为了准确地读取储存在存储 器单元 MC 中的多比特数据， 读取驱动器 14 可包括模数转换器 （ADC）。
10、 。 发明内容 0008 本文描述一种用于各种用途的、 可使用用于读取多电平数据的模数转换器的非易 失性存储装置以及使用其的半导体系统。 0009 在本发明的一个实施例中， 一种非易失性存储装置包括 ： 存储器单元阵列， 包括多 个子阵列 ； 多个 ADC， 被配置为感测从所述多个子阵列的存储器单元输出的感测电压 ； 以及 说 明 书 CN 104425017 A 3 2/12 页 4 路径选择单元， 被配置为在第一操作模式下以一对一的对应方式将所述多个子阵列与所述 多个 ADC 电耦接， 以及在第二操作模式下将所述多个 ADC 与电源电压的端子电耦接。 0010 在本发明的一个实施例中， 一。
11、种非易失性存储装置包括 ： 第一 ADC 阵列， 被配置为 感测从第一存储体的存储器单元输出的感测电压 ； 第二 ADC 阵列， 被配置为感测从第二存 储体的存储器单元输出的感测电压 ； 第一路径选择单元， 被配置为在不对第一存储体执行 正常操作时， 将第一 ADC 阵列与电源电压的端子电耦接 ； 以及第二路径选择单元， 被配置为 在不对第二存储体执行正常操作时， 将第二 ADC 阵列与电源电压的端子电耦接。 0011 在本发明的一个实施例中， 一种半导体系统包括 ： 处理器 ； 以及非易失性存储器， 被配置为通过从处理器接收电源电压和多个命令而操作， 其中， 非易失性存储器包括 ： ADC 。
12、阵列， 被配置为读取储存在存储器单元阵列中的数据 ； 以及路径选择单元， 被配置为响应于 所述多个命令中的一个而将 ADC 阵列与电源电压的端子电耦接。 0012 在本发明的一个实施例中， 一种半导体系统包括 ： 处理器 ； 以及非易失性存储器， 被配置为通过接收电源电压而操作， 其中， 非易失性存储器包括 ： ADC 阵列， 被配置为在第 一操作模式下读取储存在存储器单元阵列中的数据 ； 路径选择单元， 被配置为在第二操作 模式下将 ADC 阵列与电源电压的端子电耦接 ； 以及解耦电容器阵列， 被配置为在第二操作 模式下响应于 ADC 阵列的输出而控制电源电压的电平。 0013 在本发明的一。
13、个实施例中， 一种半导体系统包括 ： 处理器， 被配置为产生时钟以及 提供时钟至非易失性存储器 ； 以及非易失性存储器， 被配置为通过接收电源电压和时钟而 操作， 其中， 非易失性存储器包括 ： ADC 阵列， 被配置为在第一操作模式下读取储存在存储 器单元阵列中的数据 ； 以及路径选择单元， 被配置为在第二操作模式下将 ADC 阵列与电源 电压的端子电耦接， 以及其中， 处理器在第二操作模式下基于 ADC 阵列的输出而改变时钟 的频率。 0014 在本发明的一个实施例中， 一种计算机设备包括 ： 处理器 ； 非易失性存储器， 被配 置为与处理器通信 ； 以及电源管理电路， 被配置为提供第一电。
14、源电压至处理器以及提供第 二电源电压至非易失性存储器， 其中， 非易失性存储器包括 ： ADC 阵列， 被配置为响应于第 一命令而读取储存在存储器单元阵列中的数据 ； 以及路径选择单元， 被配置为响应于第二 命令而将 ADC 阵列与第一电源电压的端子电耦接， 以及响应于第三命令而将 ADC 阵列与第 二电源电压的端子电耦接。 0015 在本发明的一个实施例中， 一种非易失性存储装置包括 ： 存储器单元阵列， 包括多 个子阵列 ； 多个 ADC， 被配置为感测从所述多个子阵列的存储器单元输出的感测电压 ； 以及 路径选择单元， 被配置为在第一操作模式下将多个子阵列与所述多个 ADC 电耦接， 以。
15、及在 第二操作模式下将所述多个 ADC 与电源电压的端子电耦接。 附图说明 0016 结合附图说明特征、 方面以及实施例， 其中 ： 0017 图 1 是示意性地示出现有电阻式存储装置的配置的框图 ； 0018 图 2 是示出根据本发明的实施例的非易失性存储装置的配置的框图 ； 0019 图 3 是示出图 2 所示的路径选择单元的实施例的实例的配置的框图 ； 0020 图 4 是示出根据本发明的其它实施例的非易失性存储装置的配置的图 ； 说 明 书 CN 104425017 A 4 3/12 页 5 0021 图 5 是示意性地示出根据本发明的其它实施例的半导体系统的配置的框图 ； 0022 。
16、图 6 是示意性地示出根据本发明的其它实施例的半导体系统的配置的框图 ； 0023 图 7 是示意性地示出根据本发明的其它实施例的半导体系统的配置的框图 ； 0024 图 8 是示意性地示出根据本发明的其它实施例的计算机设备的配置的框图 ； 0025 图 9 是示意性地示出根据本发明的其它实施例的储存系统的配置的框图 ； 以及 0026 图 10 是示意性地示出根据本发明的其它实施例的固态储存系统的配置的框图。 具体实施方式 0027 在下文中， 将参照附图并经由各个实施例来描述根据本发明的非易失性存储装置 及使用其的半导体系统。 0028 在图 2 中， 非易失性存储装置 1 可包括存储器单。
17、元阵列 110、 ADC 阵列 120、 以及路 径选择单元 130。在本说明书中， ADC 可以用作表示模数转换器的术语。在存储器单元阵列 110 中， 多个字线 WL0 至 WL2 沿行方向配置， 多个位线 BL0 至 BL2 沿列方向配置。存储器单 元 MC 电耦接至字线 WL0 至 WL2 与位线 BL0 至 BL2 的交叉点。存储器单元 MC 由电阻材料形 成， 并且可根据电阻的改变而储存期望的数据。存储器单元 MC 可储存具有为 0 和 1 的逻辑 电平的 1 比特的数据， 或可储存 2 比特或更多比特的多电平数据。 0029 存储器单元阵列 110 可分成多个子阵列。行译码单元 。
18、140 和列译码单元 150 配置 在存储器单元阵列 110 的侧面。行译码单元 140 可响应于行地址信号而选择字线以进行访 问。列译码单元 150 可响应于列地址信号而选择位线以进行访问。如果通过行译码单元 140 和列译码单元 150 选择特定的字线和特定的位线， 则可访问特定的存储器单元。 0030 ADC 阵列 120 包括多个 ADC。ADC 阵列 120 可读取储存在存储器单元阵列 110 的存 储器单元 MC 中的数据。也就是说， ADC 阵列 120 可感测从存储器单元阵列 110 的存储器单 元 MC 输出的感测电压。举例而言， 可以通过与构成存储器单元阵列 110 的子阵。
19、列的数目相 同的数目来提供所述多个 ADC， 但不局限于此。所述多个 ADC 可分别与子阵列电耦接， 以及 可接收从存储器单元阵列 110 的存储器单元 MC 输出的感测电压。所述多个 ADC 可以采用 一对一的对应方式与相应的子阵列电耦接。 0031 路径选择单元130可被配置为在第一操作模式下以一对一的对应方式将ADC阵列 120 的多个 ADC 与相应的子阵列电耦接， 以及在第二操作模式下将所述多个 ADC 与电源电 压 VDD 的端子电耦接。在本发明的实施例中， 第一操作模式可为正常操作模式， 第二操作模 式可为正常操作模式以外的任何其它操作模式。正常操作模式可以是指， 例如作为非易失。
20、 性存储装置 1 输出数据的操作的读取操作。第二操作模式可以是指， 由非易失性存储装置 1 执行的除了读取操作以外的所有操作模式。 0032 第一操作模式和第二操作模式可通过操作模式设定信号 OPC 而区分。操作模式设 定信号 OPC 可由非易失性存储装置 1 的内部控制电路产生， 或可从外部设备接收。路径选 择单元 130 可响应于操作模式设定信号 OPC 而将 ADC 阵列 120 与存储器单元阵列 110 和电 源电压 VDD 的端子中的一个电耦接。举例而言， 路径选择单元 130 可在操作模式设定信号 OPC被禁止的状态下将ADC阵列120与存储器单元阵列110电耦接， 以及可在操作模。
21、式设定 信号 OPC 被使能的状态下将 ADC 阵列 120 与电源电压 VDD 的端子电耦接。具体地， 路径选 择单元 130 可将构成 ADC 阵列 120 的多个 ADC 与电源电压 VDD 的端子并联电耦接。 说 明 书 CN 104425017 A 5 4/12 页 6 0033 路径选择单元 130 可增加 ADC 阵列 120 的利用率。由于构成 ADC 阵列 120 的多个 ADC足以能够读取储存在存储器单元MC中的数据的值， 因此不需要使用具有高性能的ADC。 然而， 使用性能水平为能够鉴别数据的值的 ADC 实际上并不可能检测电源的噪声。考虑到 这些事实， 路径选择单元 1。
22、30 将所述多个 ADC 与电源电压 VDD 的端子并联电耦接， 从而容许 所述多个 ADC 整体地如同高性能 ADC 来操作。 0034 在图 2 中， 非易失性存储装置 1 还可包括数据输出单元 160。数据输出单元 160 可 被配置为与 ADC 阵列 120 电耦接以及接收从所述多个 ADC 输出的信号。数据输出单元 160 可组合所述多个 ADC 的输出信号以及产生输出数据 DOUT。产生的输出数据 DOUT 可经由数 据总线输出至外部设备。 0035 图3是示出图2所示的路径选择单元130的实施例的实例的配置的图。 在图3中， 路径选择单元 130 可包括多个多路复用器 MUX 以。
23、及多个延迟部 DELAY。虽然在图 3 中代表 性地示出了 3 个多路复用器 MUX 和 2 个延迟部 DELAY， 但是应当注意的是， 多路复用器 MUX 和延迟部 DELAY 的数目可根据 ADC 或子阵列的数目而增加或减少。第一多路复用器 131 响 应于操作模式设定信号OPC而将从存储器单元阵列110的第一子阵列输出的第一感测电压 VSEN0 和电源电压 VDD 中的一个与第一 ADC136 的输入端子电耦接。第一延迟部 134 将操作 模式设定信号 OPC 延迟预定的时间， 以及提供延迟的操作模式设定信号 OPC 至第二多路复 用器 132。 0036 第二多路复用器132接收从存储。
24、器单元阵列110的第二子阵列输出的第二感测电 压 VSEN1 和电源电压 VDD。第二多路复用器 132 响应于被第一延迟部 134 延迟的操作模式 设定信号 OPC 而将第二感测电压 VSEN1 和电源电压 VDD 中的一个与第二 ADC137 的输入端 子电耦接。第二延迟部 135 将第一延迟部 134 所延迟的操作模式设定信号 OPC 延迟预定的 时间， 以及提供延迟的操作模式设定信号 OPC 至第三多路复用器 133。第三多路复用器 133 响应于被第二延迟部 135 延迟的操作模式设定信号 OPC 而将从存储器单元阵列 110 的第三 子阵列输出的第三感测电压 VSEN2 和电源电压。
25、 VDD 中的一个与第三 ADC138 的输入端子电 耦接。 0037 第一延迟部134和第二延迟部135可具有相同的延迟量， 且延迟量可随机决定。 第 一延迟部134和第二延迟部135可决定第一至第三ADC136、 137和138的采样定时。 当假设 第一延迟部 134 和第二延迟部 135 中的每个的延迟时间为 t 时， 第一多路复用器 131 可在 为 A 的时间提供电源电压 VDD 至第一 ADC136、 第二多路复用器 132 可在为 A+t 的时间提供 电源电压 VDD 至第二 ADC137、 第三多路复用器 133 可在为 A+2*t 的时间提供电源电压 VDD 至第三 ADC1。
26、38。据此， 第一 ADC136 可在为 A 的时间将电源电压 VDD 的电平转换成数字码、 第二 ADC137 可在为 A+t 的时间将电源电压 VDD 的电平转换成数字码、 第三 ADC138 可在为 A+2*t 的时间将电源电压 VDD 的电平转换成数字码。据此， 第一至第三 ADC136、 137 和 138 可以利用为 t 的时间间隔来对电源电压 VDD 的电平采样， 以及将电源电压 VDD 的电平转换 成数字码。据此， 第一至第三 ADC136、 137 和 138 可如同能够利用短时间间隔而对电源电压 VDD 采样的高性能 ADC 来操作。 0038 图4是示出根据本发明的实施例。
27、的非易失性存储装置2的配置的框图。 在图4中， 非易失性存储装置 2 可包括第一存储体 210A、 第二存储体 210B、 第一 ADC 阵列 220A、 第二 ADC 阵列 220B、 第一路径选择单元 230A、 以及第二路径选择单元 230B。第一存储体 210A 和 说 明 书 CN 104425017 A 6 5/12 页 7 第二存储体 210B 可构成非易失性存储装置 2 的存储器单元阵列。在第一存储体 210A 和第 二存储体 210B 中， 配置多个字线 WL0 至 WL2 以及多个位线 BL00 至 BL02 和 BL10 至 BL12， 存 储器单元 MC 可与字线 WL。
28、0 至 WL2 和位线 BL00 至 BL02 以及 BL10 至 BL12 彼此交叉的点电 耦接。 0039 行译码单元 240 以及子列译码单元 250A 和 250B 可配置在第一存储体 210A 和第 二存储体 210B 的侧面。行译码单元 240 可响应于行地址信号而选择特定的字线。子列译 码单元 250A 和 250B 可响应于列地址信号而分别选择配置在第一存储体 210A 和第二存储 体 210B 中的特定的位线。因此， 如果选择特定的字线和特定的位线， 则可访问特定的存储 器单元。 0040 第一 ADC 阵列 220A 可读取储存在第一存储体 210A（即， BANK1） 的。
29、存储器单元中 的数据。第一 ADC 阵列 220A 可接收从第一存储体 210A 的存储器单元输出的感测电压 （即， VSEN） 。第一 ADC 阵列 220A 可包括多个 ADC， 所述多个 ADC 可以采用一对一的对应方式与构 成第一存储体 210A 的子阵列电耦接。第二 ADC 阵列 220B 可读取储存在第二存储体 210B 的存储器单元中的数据。第二 ADC 阵列 220B 可接收从第二存储体 210B（即， BANK2） 的存 储器单元输出的感测电压 （即， VSEN） 。第二 ADC 阵列 220B 可包括多个 ADC， 所述多个 ADC 可 以采用一对一的对应方式与构成第二存储。
30、体 210B 的子阵列电耦接。 0041 当不执行用于第一存储体210A的正常操作时， 第一路径选择单元230A将第一ADC 阵列 220A 与电源电压 VDD 的端子电耦接。当不执行用于第二存储体 210B 的正常操作时， 第二路径选择单元 230B 将第二 ADC 阵列 220B 与电源电压 VDD 的端子电耦接。举例而言， 当执行用于第一存储体 210A 的正常操作而不执行用于第二存储体 210B 的正常操作时， 第 二路径选择单元 230B 将第二 ADC 阵列 220B 与电源电压 VDD 的端子电耦接， 使得可监测电 源电压 VDD 的噪声。非易失性存储装置 2 被配置成使得即使执。
31、行用于某一存储体的正常操 作， 也可始终经由与不执行正常操作的存储体电耦接的路径选择单元和 ADC 阵列来监测电 源电压的噪声。 0042 第一路径选择单元 230A 可响应于第一操作模式设定信号 OPC1 而将第一 ADC 阵列 220A 与第一存储体 210A 的存储器单元或电源电压 VDD 的端子电耦接， 第二路径选择单元 230B 可响应于第二操作模式设定信号 OPC2 而将第二 ADC 阵列 220B 与第二存储体 210B 的 存储器单元或电源电压 VDD 的端子电耦接。第一操作模式设定信号 OPC1 和第二操作模式 设定信号 OPC2 中的每个可包括与存储体的选择有关的信息和与正。
32、常操作有关的信息。第 一操作模式设定信号OPC1包括用于第一存储体210A的存储体选择信息和与正常操作有关 的信息， 第二操作模式设定信号 OPC2 包括用于第二存储体 210B 的存储体选择信息和与正 常操作有关的信息。据此， 第一操作模式设定信号 OPC1 和第二操作模式设定信号 OPC2 可 包括与第一存储体 210A 和第二存储体 210B 是否分别执行正常操作有关的信息。 0043 在图 4 中， 非易失性存储装置 2 还可包括第一数据输出单元 260A 和第二数据输出 单元 260B。第一数据输出单元 260A 与第一 ADC 阵列 220A 电耦接， 并被配置为接收从第一 ADC。
33、 阵列 220A 的多个 ADC 输出的信号。第一数据输出单元 260A 可组合所述多个 ADC 的输 出信号以及产生第一输出数据 DOUT1。产生的第一输出数据 DOUT1 可经由数据总线输出至 外部设备。第二数据输出单元 260B 与第二 ADC 阵列 220B 电耦接， 并被配置为接收从第二 ADC 阵列 220B 的多个 ADC 输出的信号。第二数据输出单元 260B 可组合所述多个 ADC 的输 说 明 书 CN 104425017 A 7 6/12 页 8 出信号以及产生第二输出数据 DOUT2。产生的第二输出数据 DOUT2 可经由数据总线输出至 外部设备。 0044 图 5 是。
34、示意性地示出根据本发明的实施例的半导体系统 3 的配置的框图。在图 5 中， 半导体系统 3 可包括处理器 310、 电源管理电路 320、 以及非易失性存储器 330。处理器 310可被配置为控制非易失性存储器330的操作并与非易失性存储器330通信。 处理器310 可提供多个命令至非易失性存储器 330。所述多个命令可包括第一命令 CMD1 和第二命令 CMD2。第一命令 CMD1 可命令非易失性存储器 330 在第一操作模式下操作， 第二命令 CMD2 可命令非易失性存储器 330 在第二操作模式下操作。此外， 虽然未示出， 但是处理器 310 可 提供数据和时钟至非易失性存储器 330。
35、。虽然在图 5 中示例了处理器 310， 但是在一个实施 例中处理器 310 可以用非易失性存储器控制器来替代。 0045 电源管理电路320可提供电源电压VDD至非易失性存储器330。 电源管理电路320 可从处理器310接收开机信号以及提供电源电压VDD至非易失性存储器330。 举例而言， 如 果开启计算机设备的电源键， 则处理器310可产生开机信号， 电源管理电路320可响应于开 机信号而提供电源电压 VDD 以容许非易失性存储器 330 操作。电源管理电路 320 可包括电 源单元和电源控制单元， 以及可提供不仅适于容许非易失性存储器 330 操作而且也适于容 许处理器 310 操作的。
36、电源。 0046 非易失性存储器 330 可与处理器 310 通信， 并可通过接收来自处理器 310 的所述 多个命令而操作。此外， 非易失性存储器 330 可经由数据总线输出数据至处理器 310。非易 失性存储器 330 可具有与图 2 或 4 所示的非易失性存储装置 1 或 2 相同的配置。 0047 非易失性存储器330可包括ADC阵列331和路径选择单元332。 ADC阵列331可读 取储存在非易失性存储器 330 的存储器单元中的数据。路径选择单元 332 响应于所述多个 命令中的至少一个而将 ADC 阵列 331 与电源电压 VDD 的端子电耦接。非易失性存储器 330 可接收第一。
37、命令 CMD1 并在第一操作模式下执行正常操作， 以及可接收第二命令 CMD2 并在 第二操作模式下监测电源电压VDD的噪声。 据此， 如果从处理器310提供第一命令CMD1， 则 ADC 阵列 331 可读取储存在存储器单元中的数据， 而如果从处理器 310 提供第二命令 CMD2， 则路径选择单元 332 可将 ADC 阵列 331 与电源电压 VDD 的端子电耦接， 使得 ADC 阵列 331 可监测电源电压 VDD 的噪声。ADC 阵列 331 可经由数据总线将监测电源电压 VDD 的噪声的 结果输出至处理器 310（例如， 经由所示的输出数据线或数据总线而输出数据 DOUT） ， 其。
38、方 式与正常操作时输出数据的方式相同。 0048 图 6 是示意性地示出根据本发明的实施例的半导体系统 4 的配置的框图。在图 6 中， 半导体系统 4 可包括处理器 410、 电源管理电路 420、 以及非易失性存储器 430。处理器 410 可被配置为与非易失性存储器 430 通信， 以及提供命令 CMD、 数据 DATA 和时钟 CLK 至非 易失性存储器430。 当从处理器410接收到开机信号时， 电源管理电路420可被配置为提供 电源电压 VDD 至非易失性存储器 430。 0049 除了 ADC 阵列 431 和路径选择单元 432 以外， 非易失性存储器 430 可包括解耦电 容。
39、器阵列 433（即， DECAP 阵列） 。解耦电容器阵列 433 包括多个解耦电容器并接收从电源 管理电路 420 提供的电源电压 VDD。解耦电容器阵列 433 接收电源电压 VDD 以及提供电源 电压 VDD 至非易失性存储器 430 的内部电路。提供解耦电容器阵列 433 以减小可能在电源 电压 VDD 中产生的噪声。不局限于此， 解耦电容器阵列 433 可具有多个解耦电容器经由开 说 明 书 CN 104425017 A 8 7/12 页 9 关而电耦接至电源电压 VDD 的接收端子的结构。 0050 ADC 阵列 431 可被配置为在第一操作模式下读取储存在非易失性存储器 430 。
40、的存 储器单元中的数据。从存储器单元读取的数据可输出至处理器 410。路径选择单元 432 可 被配置为在第二操作模式下将 ADC 阵列 431 与电源电压 VDD 的端子电耦接。ADC 阵列 431 可在第二操作模式下与电源电压 VDD 的端子电耦接， 以及可监测电源电压 VDD 的噪声。监 测结果信号 DOUT 可提供至解耦电容器阵列 433。 0051 解耦电容器阵列 433 可在第二操作模式下从 ADC 阵列 431 接收监测电源电压 VDD 的噪声的结果信号 DOUT， 以及可控制与电源电压 VDD 的接收端子电耦接的解耦电容器的数 目。换言之， 监测电源电压 VDD 的噪声的结果信。
41、号 DOUT 可用作控制解耦电容器阵列 433 的 开关的信号。解耦电容器阵列 433 可根据监测结果信号 DOUT 而通过控制与电源电压 VDD 的接收端子电耦接的解耦电容器的数目来减小电源电压 VDD 的噪声。 0052 图 7 是示意性地示出根据本发明的实施例的半导体系统 5 的配置的框图。在图 7 中， 半导体系统 5 可包括处理器 510、 电源管理电路 520、 以及非易失性存储器 530。处理器 510 可被配置为与非易失性存储器 530 通信以及提供命令 CMD、 数据 DATA 和时钟 CLK 至非 易失性存储器530。 电源管理电路520可被配置为从处理器510接收开机信号。
42、， 以及提供电 源电压 VDD 至非易失性存储器 530。 0053 非易失性存储器 530 可包括 ADC 阵列 531 以及路径选择单元 532。ADC 阵列 531 可被配置为在第一操作模式下读取储存在非易失性存储器 530 的存储器单元中的数据。由 ADC 阵列 531 读取的数据可输出至处理器 510。路径选择单元 532 可被配置为在第二操作 模式下将 ADC 阵列 531 与电源电压 VDD 的端子电耦接。据此， ADC 阵列 531 可在第二操作 模式下输出监测电源电压 VDD 的噪声的结果信号 DOUT。虽然图 7 示出监测结果信号 DOUT 经由单独的总线而提供至处理器 5。
43、10， 但是其也可经由传输数据 DATA 的数据总线而提供至 处理器 510。 0054 处理器 510 可在第二操作模式下从非易失性存储器 530 接收监测结果信号 DOUT。 根据监测结果信号 DOUT， 处理器 510 可改变要提供至非易失性存储器 530 的时钟 CLK 的频 率。处理器 510 可包括时钟频率控制单元 511。时钟频率控制单元 511 可通过诸如锁相环 （PLL） 的电路来实现， 并可提供在处理器 510 内部或外部。时钟频率控制单元 511 可接收监 测结果信号 DOUT 以及控制要提供至非易失性存储器 530 的时钟 CLK 的频率。由于大部分 电源电压VDD的噪。
44、声可在谐振条件下产生， 因此当根据监测结果信号DOUT而确定在电源电 压 VDD 中产生大量噪声时， 时钟频率控制单元 511 可经由将时钟 CLK 的频率增加或减小预 定的赫兹而降低电源电压 VDD 的噪声。 0055 图 8 是示意性地示出根据本发明的实施例的计算机设备 6 的配置的框图。在图 8 中， 计算机设备6可包括处理器610、 电源管理电路620、 非易失性存储器630、 以及I/O设备 640。处理器 610 可被配置为经由总线 650 与非易失性存储器 630 通信并提供命令、 数据和 时钟至非易失性存储器 630。非易失性存储器 630 可经由总线 650 输出数据至处理器。
45、 610。 I/O 设备 640 可被配置为输入和输出特定的信号以容许计算机设备 6 与外部设备通信。 0056 电源管理电路 620 可被配置为提供电源至处理器 610 和非易失性存储器 630。电 源管理电路 620 可提供第一电源电压 VDDP 至处理器 610 作为用于处理器 610 的电源， 以及 可提供第二电源电压 VDDM 至非易失性存储器 630 作为用于非易失性存储器 630 的电源。 说 明 书 CN 104425017 A 9 8/12 页 10 0057 处理器 610 可提供多个命令至非易失性存储器 630。举例而言， 所述多个命令可 包括第一至第三命令 CMD1、 。
46、CMD2 和 CMD3。第一命令 CMD1 可命令非易失性存储器 630 执行 正常操作， 第二命令 CMD2 和第三命令 CMD3 可命令非易失性存储器 630 监测第一电源电压 VDDP 和第二电源电压 VDDM 的噪声。 0058 非易失性存储器630包括ADC阵列631和路径选择单元632。 ADC阵列631可被配 置为响应于第一命令 CMD1 而读取储存在非易失性存储器 630 的存储器单元中的数据。路 径选择单元 632 可被配置为响应于第二命令 CMD2 而将 ADC 阵列 631 与第一电源电压 VDDP 的端子电耦接。据此， 路径选择单元 632 容许 ADC 阵列 631 。
47、监测作为用于处理器 610 的电 源的第一电源电压VDDP的噪声。 此外， 路径选择单元632可被配置为响应于第三命令CMD3 而将 ADC 阵列 631 与第二电源电压 VDDM 的端子电耦接。因此， 路径选择单元 632 容许 ADC 阵列 631 监测作为用于非易失性存储器 630 的电源的第二电源电压 VDDM 的噪声。非易失 性存储器 630 不仅可监测如图 8 所示的用于处理器 610 和非易失性存储器 630 本身的电源 电压 VDDP 和 VDDM 的噪声， 还可监测计算机设备 6 可包括的其它组成元件的电源电压的噪 声。 0059 图9是示意性地示出根据本发明的实施例的储存系。
48、统7的配置的框图。 在图9中， 储存系统 7 可包括 ： 作为用于数据储存的组成元件的具有非易失特性的储存设备 710、 用于 控制储存设备 710 的控制器设备 720、 以及用于电耦接至外部的接口 730。储存设备 710 可 为盘形式， 诸如硬盘驱动器 （HDD） 、 光盘只读存储器 （CDROM） 、 数字通用盘 （DVD） 、 以及固态 盘 （SSD） ， 以及可为卡形式， 诸如通用串行总线 （USB） 存储器、 安全数码卡 （SD） 、 小型安全数 码卡 （mSD） 、 微型安全数码卡 （micro SD） 、 安全数码高容量卡 （SDHC） 、 记忆棒卡、 小型媒体 卡 （SM）。
49、 、 多媒体卡 （MMC） 、 嵌入式 MMC（eMMC） 和紧凑快闪卡 （CF） 。 0060 控制器设备 720 可被配置为控制储存设备 710 与接口 730 之间的数据交换。为 此， 控制器设备 720 可包括处理器 721， 所述处理器 721 用于操作和处理从储存系统 7 的外 部 （即， 外部设备） 经由接口 730 输入的命令。 0061 接口 730 用以在储存系统 7 与外部设备之间交换命令、 数据等。在储存系统 7 为 卡形式的情况下， 接口 730 可为与通用串行总线 （USB） 、 安全数码卡 （SD） 、 小型安全数码 卡 （mSD） 、 微型安全数码卡 （micro SD） 、 安全数码高容量卡 （SDHC） 、 记忆棒卡、 小型媒体卡 （SM） 、 多媒体卡 （MMC） 、 嵌入式 MMC（eMMC） 和紧凑快闪卡 （CF） 兼容的接口。在储存系统 7 为盘形式的情况下， 接口 730 可为与 IDE（集成设备电子） 、 SATA（串行高级技术附件） 、 SCSI （小型计算机系统接口） 、 eS。