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1、(10)申请公布号 CN 102184698 A (43)申请公布日 2011.09.14 CN 102184698 A *CN102184698A* (21)申请号 201110103724.5 (22)申请日 2011.04.21 099144840 2010.12.20 TW G09G 3/20(2006.01) (71)申请人 友达光电股份有限公司 地址 中国台湾新竹科学工业园区新竹市力 行二路 1 号 (72)发明人 黄俊豪 叶家骏 (74)专利代理机构 北京律诚同业知识产权代理 有限公司 11006 代理人 梁挥 王颖 (54) 发明名称 显示装置的栅极驱动电路 (57) 摘要 本。
2、发明公开一种显示装置的栅极驱动电路， 用以对显示装置中的多条栅极线提供电位， 其包 括栅极信号发生单元及预定电位发生单元。栅极 信号发生单元包括多个输出端， 每一输出端电性 耦接至一条栅极线， 输出端之一在第一时段内提 供栅极致能电位， 并在第一时段后的一个预定时 间起的第二时段内持续为浮接状态。预定电位发 生单元包括多个预定电位输出电路， 每一预定电 位输出电路的输出端电性耦接至一条栅极线， 且 在电性耦接的栅极线所对应的输出端为浮接状态 的时段中， 提供预定电位至电性耦接的栅极线。 (30)优先权数据 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利。
3、要求书 3 页 说明书 6 页 附图 3 页 CN 102184702 A1/3 页 2 1. 一种显示装置的栅极驱动电路， 其特征在于， 用以对一显示装置中的多条栅极线提 供电位， 该栅极驱动电路包括 ： 一栅极信号发生单元， 包括多个输出端， 每一这些输出端的输出信号在一栅极致能电 位与一栅极禁能电位之间切换 ； 以及 一预定电位发生单元， 包括多个预定电位输出电路， 每一这些预定电位输出电路的输 出端电性耦接至这些栅极线之一， 且在对应的该输出端的输出信号由该栅极致能电位转为 该栅极禁能电位后的一预定时间起的一时段中， 使电性耦接的该栅极线电性导通至一预定 电位。 2. 根据权利要求 1。
4、 所述的栅极驱动电路， 其特征在于， 该栅极驱动电路进一步包括 ： 多个晶体管， 每一这些晶体管电性耦接至这些输出端之一与这些栅极线之一之间， 且 每一这些晶体管在对应的该输出端的该输出信号为该栅极致能电位时导通一第一时段， 并 在对应的该输出端的输出信号由该栅极致能电位转为该栅极禁能电位后的一预定时间起 关闭一第二时段。 3. 根据权利要求 2 所述的栅极驱动电路， 其特征在于， 这些预定电位输出电路之一包 括 ： 一输入电路， 电性耦接于一输入信号与一第一控制节点之间以使该输入信号被传递至 该第一控制节点 ； 一第一控制电路， 电性耦接于该第一控制节点与该预定电位之间， 并在该预定电位输 。
5、出电路所电性耦接的该栅极线上的电位为该栅极致能电位时， 使该输入电路被截止， 并使 该第一控制节点电性导通至该预定电位 ； 一第二控制电路， 电性耦接于该第一控制节点与该预定电位之间， 并在该预定电位输 出电路所电性耦接的该栅极线上的电位开始成为该栅极致能电位前的一第三时段内， 使该 输入电路被截止， 并使该第一控制节点电性导通至该预定电位 ； 以及 一开关， 电性耦接于该预定电位及与该预定电位输出电路所电性耦接的该栅极线之 间， 并依照该第一控制节点的电位而决定是否使该预定电位输出电路所电性耦接的该栅极 线电性导通至该预定电位。 4. 根据权利要求 3 所述的栅极驱动电路， 其特征在于， 该。
6、输入电路包括 ： 一第一晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第一晶体管的栅极与第一 源 / 漏极电性耦接于该输入信号 ； 以及 一第二晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第二晶体管的栅极电性耦 接至该第一晶体管的第二源/漏极， 该第二晶体管的第一源/漏极电性耦接于该输入信号， 该第二晶体管的第二源 / 漏极电性耦接于该第一控制节点。 5. 根据权利要求 3 所述的栅极驱动电路， 其特征在于， 该第一控制电路包括 ： 一第一晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第一晶体管的栅极电性耦 接于该预定电位输出电路所电性耦接的该。
7、栅极线， 该第一晶体管的第一源 / 漏极电性耦接 于该预定电位， 该第一晶体管的第二源 / 漏极与该输入电路电性耦接于一第二控制节点， 且当该第一晶体管导通时使该输入电路被截止 ； 以及 一第二晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第二晶体管的栅极电性耦 接于该预定电位输出电路所电性耦接的该栅极线， 该第二晶体管的第一源 / 漏极电性耦接 权 利 要 求 书 CN 102184698 A CN 102184702 A2/3 页 3 于该预定电位， 该第二晶体管的第二源 / 漏极电性耦接于该第一控制节点。 6. 根据权利要求 3 所述的栅极驱动电路， 其特征在于， 该第二。
8、控制电路包括 ： 一第一晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第一晶体管的栅极电性耦 接于在该预定电位输出电路所电性耦接的该栅极线的前一条致能的一先前致能栅极线， 该 第一晶体管的第一源 / 漏极电性耦接于该预定电位， 该第一晶体管的第二源 / 漏极与该输 入电路电性耦接于一第二控制节点， 且当该第一晶体管导通时使该输入电路被截止 ； 以及 一第二晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第二晶体管的栅极电性耦 接于该先前致能栅极线， 该第二晶体管的第一源 / 漏极电性耦接于该预定电位， 该第二晶 体管的第二源 / 漏极电性耦接于该第一控制节点。 7。
9、. 一种显示装置的栅极驱动电路， 其特征在于， 用以对该显示装置中的多条栅极线提 供电位， 该栅极驱动电路包括 ： 一栅极信号发生单元， 包括多个输出端， 每一这些输出端电性耦接至这些栅极线之一， 这些输出端之一在一第一时段内提供一栅极致能电位， 并在该第一时段后的一预定时间 起， 持续在一第二时段内为浮接状态 ； 以及 一预定电位发生单元， 包括多个预定电位输出电路， 每一这些预定电位输出电路的输 出端电性耦接至这些栅极线之一， 且在电性耦接的该栅极线所对应的该输出端为浮接状态 的时段中， 提供一预定电位至电性耦接的该栅极线。 8. 根据权利要求 7 所述的栅极驱动电路， 其特征在于， 这些。
10、预定电位发生电路之一包 括 ： 一输入电路， 电性耦接于一输入信号与一第一控制节点之间以使该输入信号被传递至 该第一控制节点 ； 一第一控制电路， 电性耦接于该第一控制节点与该预定电位之间， 并在该预定电位输 出电路所电性耦接的该栅极线上的电位为该栅极致能电位时， 使该输入电路被截止， 并使 该第一控制节点电性导通至该预定电位 ； 一第二控制电路， 电性耦接于该第一控制节点与该预定电位之间， 并在该预定电位输 出电路所电性耦接的该栅极线上的电位开始成为该栅极致能电位前的一第三时段内， 使该 输入电路被截止， 并使该第一控制节点电性导通至该预定电位 ； 以及 一开关， 电性耦接于该预定电位及与该。
11、预定电位输出电路所电性耦接的该栅极线之 间， 并依照该第一控制节点的电位而决定是否使该预定电位输出电路所电性耦接的该栅极 线电性导通至该预定电位。 9. 根据权利要求 8 所述的栅极驱动电路， 其特征在于， 该输入电路包括 ： 一第一晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第一晶体管的栅极与第一 源 / 漏极电性耦接于该输入信号 ； 以及 一第二晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第二晶体管的栅极电性耦 接至该第一晶体管的第二源/漏极， 该第二晶体管的第一源/漏极电性耦接于该输入信号， 该第二晶体管的第二源 / 漏极电性耦接于该第一控制节点。 1。
12、0. 根据权利要求 8 所述的栅极驱动电路， 其特征在于， 该第一控制电路包括 ： 一第一晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第一晶体管的栅极电性耦 接于该预定电位输出电路所电性耦接的该栅极线， 该第一晶体管的第一源 / 漏极电性耦接 权 利 要 求 书 CN 102184698 A CN 102184702 A3/3 页 4 于该预定电位， 该第一晶体管的第二源 / 漏极与该输入电路电性耦接于一第二控制节点， 且当该第一晶体管导通时使该输入电路被截止 ； 以及 一第二晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第二晶体管的栅极电性耦 接于该预定电位。
13、输出电路所电性耦接的该栅极线， 该第二晶体管的第一源 / 漏极电性耦接 于该预定电位， 该第二晶体管的第二源 / 漏极电性耦接于该第一控制节点。 11. 根据权利要求 8 所述的栅极驱动电路， 其特征在于， 该第二控制电路包括 ： 一第一晶体管， 包括栅极、 第一源 / 漏极与第二源 / 漏极， 该第一晶体管的栅极电性耦 接于在该预定电位输出电路所电性耦接的该栅极线的前一条致能的一先前致能栅极线， 该 第一晶体管的第一源 / 漏极电性耦接于该预定电位， 该第一晶体管的第二源 / 漏极与该输 入电路电性耦接于一第二控制节点， 且当该第一晶体管导通时使该输入电路被截止 ； 以及 一第二晶体管， 包。
14、括栅极、 第一源 / 漏极与第二源 / 漏极， 该第二晶体管的栅极电性耦 接于该先前致能栅极线， 该第二晶体管的第一源 / 漏极电性耦接于该预定电位， 该第二晶 体管的第二源 / 漏极电性耦接于该第一控制节点。 权 利 要 求 书 CN 102184698 A CN 102184702 A1/6 页 5 显示装置的栅极驱动电路 技术领域 0001 本发明涉及一种显示装置的栅极驱动电路， 且特别是有关于一种显示装置的栅极 驱动电路。 背景技术 0002 随着电子显示技术的发展， 如主动式矩阵有机发光二极管 (Organic Light Emitting Diode， OLED) 显示器、 电子纸。
15、显示器 (E-paper display， EPD) 等显示装置越来越 多地应用于电子装置。以电子纸显示器而言， 其显示原理为通过外加电场改变微杯 (micro cup) 内的粒子 (particle) 行为， 如图 1 所示， 图 1 绘示为公知显示装置的像素电路的示 意图。电子纸显示器的像素电路 100 通常包括晶体管 11 及电容 12， 晶体管 11 的源极连 接至电容 12。一般情况下， 晶体管 11 的栅极操作电压须达到 +/-20V( 即 Vgh +20V， Vgl -20V)。晶体管 11 的漏极或源极之一连接至数据线 (data line)， 数据 (Data) 操作电压 须。
16、达到 +/-15V( 即 Vdh +15V， Vdl -15V)， 电容储存电压为 15V。经实验分析， 当晶体 管 11 的栅极操作电压为 -20V， 数据 (Data) 操作电压为 -15V 时， 即晶体管 11 栅极与连接 至数据线的漏极或源极之间的压差 VGS -5V， 该种情况下对应的电流电压特性曲线 (IV curve) 并不稳定， 尤其经过可靠度 (RA stress) 测试之后， 电流电压偏移 (IV shift) 可能 影响成像， 造成显示器的品质问题。通常， 将 VGS 的操作电压拉大超过 5V， 可有效解决上述 漏电的问题。 然而， 一般的栅极信号发生单元(gate IC。
17、)所能输出的电压有限若要拉大VGS 的操作电压则必需要采用高压工艺， 会造成栅极信号发生单元的成本过高而不符合经济效 益， 因此需要一种可以不改变现有栅极信号发生单元而可以解决因像素漏电流造成显示画 面不佳的设计。 发明内容 0003 本发明的目的就是在于提供一种显示装置的栅极驱动电路， 用以对显示装置中的 多条栅极线提供电位， 以解决栅极信号发生单元不能提供较大操作电压的问题。 0004 本发明提出一种显示装置的栅极驱动电路， 用以对显示装置中的多条栅极线提供 电位。此栅极驱动电路包括栅极信号发生单元及预定电位发生单元。栅极信号发生单元包 括多个输出端， 每一输出端的输出信号在栅极致能电位与。
18、栅极禁能电位之间切换。预定电 位发生单元包括多个预定电位输出电路， 每一预定电位输出电路的输出端电性耦接至一条 栅极线， 且在对应的该输出端的输出信号由该栅极致能电位转为该栅极禁能电位后的一预 定时间起的一时段中， 使所电性耦接的栅极线电性导通至预定电位。 0005 在本发明的较佳实施例中， 上述的栅极驱动电路进一步包括多个晶体管， 每一这 些晶体管电性耦接至这些输出端之一与这些栅极线之一之间， 且每一这些晶体管在对应的 输出端的输出信号为栅极致能电位时导通一第一时段， 并在对应的输出端的输出信号由栅 极致能电位转为栅极禁能电位后的一预定时间起关闭一第二时段。 0006 在本发明的较佳实施例中。
19、， 上述的预定电位输出电路之一包括输入电路、 第一控 说 明 书 CN 102184698 A CN 102184702 A2/6 页 6 制电路、 第二控制电路及开关。输入电路电性耦接于输入信号与第一控制节点之间以使此 输入信号被传递至第一控制节点。第一控制电路电性耦接于第一控制节点与预定电位之 间， 并在预定电位输出电路所电性耦接的栅极线上的电位为栅极致能电位时使输入电路被 截止， 并使第一控制节点电性导通至预定电位。第二控制电路电性耦接于第一控制节点与 预定电位之间， 并在预定电位输出电路所电性耦接的栅极线上的电位开始成为栅极致能电 位之前的一个第三时段内， 使输入电路被截止并使第一控制。
20、节点电性导通至预定电位。开 关电性耦接于预定电位及与预定电位输出电路所电性耦接的栅极线之间， 并依照第一控制 节点的电位而决定是否使预定电位输出电路所电性耦接的栅极线电性导通至预定电位。 0007 在本发明的较佳实施例中， 上述的输入电路包括第一晶体管及第二晶体管。每一 个晶体管分别包括栅极、 第一源 / 漏极与第二源 / 漏极。其中， 第一晶体管的栅极与第一源 / 漏极电性耦接于输入信号， 第二晶体管的栅极电性耦接至第一晶体管的第二源 / 漏极， 第 二晶体管的第一源 / 漏极电性耦接于输入信号， 第二晶体管的第二源 / 漏极电性耦接于第 一控制节点。 0008 在本发明的较佳实施例中， 上。
21、述的第一控制电路包括第一晶体管及第二晶体管。 每一个晶体管分别包括栅极、 第一源 / 漏极与第二源 / 漏极。其中， 第一晶体管的栅极电性 耦接于预定电位输出电路所电性耦接的栅极线， 第一晶体管的第一源 / 漏极电性耦接于预 定电位， 第一晶体管的第二源 / 漏极与输入电路电性耦接于第二控制节点， 且当第一晶体 管导通时使输入电路被截止。 第二晶体管的栅极电性耦接于预定电位输出电路所电性耦接 的栅极线， 第二晶体管的第一源/漏极电性耦接于预定电位， 第二晶体管的第二源/漏极电 性耦接于第一控制节点。 0009 在本发明的较佳实施例中， 上述的第二控制电路包括第一晶体管及第二晶体管。 每一个晶体。
22、管分别包括栅极、 第一源 / 漏极与第二源 / 漏极。第一晶体管的栅极电性耦接 于先前致能栅极线， 此先前致能栅极线在预定电位输出电路所电性耦接的栅极线的前一条 致能 ； 第一晶体管的第一源/漏极电性耦接于预定电位， 第一晶体管的第二源/漏极与输入 电路电性耦接于第二控制节点， 且当第一晶体管导通时使输入电路被截止。第二晶体管的 栅极电性耦接于先前致能栅极线， 第二晶体管的第一源 / 漏极电性耦接于预定电位， 第二 晶体管的第二源 / 漏极电性耦接于第一控制节点。 0010 本发明还提出一种显示装置的栅极驱动电路， 用以对显示装置中的多条栅极线提 供电位。此栅极驱动电路包括栅极信号发生单元及预。
23、定电位发生单元。栅极信号发生单元 包括多个输出端， 每一输出端电性耦接至一条栅极线， 且至少其中一个输出端在第一时段 内提供栅极致能电位， 并在第一时段后的一个预定时间起的一个第二时段内持续为浮接状 态。预定电位发生单元包括多个预定电位输出电路， 每一预定电位输出电路的输出端电性 耦接至一条栅极线， 且在电性耦接的栅极线所对应的输出端为浮接状态的时段中， 提供预 定电位至电性耦接的栅极线。 0011 本发明因采用预定电位输出电路电性耦接至栅极线 (Gate line)， 在栅极线对应 的输出端为浮接 (floating) 状态的时段中， 提供一预定电位至栅极线， 从而将显示装置的 栅极电压拉至。
24、更低的准位， 因此， 可以辅助栅极信号发生单元以提供较大的操作电压， 从而 避免公知技术中像素漏电的问题。 0012 为让本发明的上述和其他目的、 特征和优点能更明显易懂， 下文特举较佳实施例， 说 明 书 CN 102184698 A CN 102184702 A3/6 页 7 并配合所附附图式， 作详细说明如下。 附图说明 0013 图 1 绘示为公知显示装置的像素电路的示意图 ； 0014 图 2 绘示为本发明第一实施例的显示装置的栅极驱动电路的方框图 ； 0015 图 3 绘示为本发明显示装置的预定电位输出电路的电路图 ； 0016 图 4 绘示为本发明显示装置的栅极信号发生单元和预定。
25、电位输出电路的输出电 压时序图 ； 0017 图 5 绘示为本发明第二实施例的显示装置的栅极驱动电路的方框图 ； 0018 图 6 绘示为第二实施例中的栅极信号发生单元、 预定电位输出电路与控制信号的 输出电压时序图。 0019 其中， 附图标记 0020 11 ： 晶体管 12 ： 电容 0021 200、 300 ： 显示装置 100、 21、 31 ： 栅极信号发生单元 0022 22、 32 ： 预定电位发生单元 23、 33 ： 预定电位发生电路 0023 230 ： 输入电路 0024 231、 232、 234、 235、 237、 238、 35 ： 晶体管 0025 233 。
26、： 第一控制电路 236 ： 第二控制电路 0026 239 ： 开关 24、 34 ： 栅极线 0027 C ： 控制信号 Q、 B ： 控制节点 0028 S ： 栅极信号发生单元输出信号 具体实施方式 0029 请参阅图 2 所示， 图 2 绘示为本发明第一实施例的显示装置的栅极驱动电路的方 框图。在本实施例中， 显示装置 200 所使用的栅极驱动电路包括栅极信号发生单元 21 及预 定电位发生单元 22。栅极信号发生单元 21 包括多个输出端 ( 图未标 )， 用以对显示装置 200 中的多条栅极线 24 提供栅极线驱动信号， 每一输出端电性耦接至多条栅极线 24 之一。 请一并参阅图。
27、 4， 图 4 绘示为本发明显示装置的栅极信号发生单元和预定电位输出电路的 输出电压时序图。栅极信号发生单元 21 的输出端的输出信号在栅极致能电位 Vgh与栅极禁 能电位 Vgl之间切换。具体而言， 所示的栅极信号发生单元 21 的此一输出端在第一时段 t1 内提供栅极致能电位 Vgh， 并在第二时段 t2 内为浮接 (floating) 状态。 0030 预定电位发生单元 22 包括多个预定电位输出电路 23， 每一预定电位输出电路 23 的输出端G(output)电性耦接至一条栅极线24， 且在电性耦接的栅极线24所对应的输出端 为浮接状态的时段 t2 中， 提供预定电位 VSS 至电性。
28、耦接的栅极线 24。其中， 预定电位 VSS 应低于栅极信号发生单元 21 的栅极禁能电位 Vgl。 0031 请参阅图 3， 图 3 绘示为根据本发明一实施例的显示装置的预定电位输出电路的 电路图。在本实施例中， 上述的每一预定电位发生电路 23 包括输入电路 230、 第一控制电 路 233、 第二控制电路 236 及开关 239。输入电路 230 电性耦接于输入信号 VDD 与控制节点 Q 之间以使输入信号 VDD 被传递至控制节点 Q。输入信号 VDD 可为电压信号， 其始终保持开 说 明 书 CN 102184698 A CN 102184702 A4/6 页 8 启状态。第一控制电。
29、路 233 电性耦接于控制节点 Q 与预定电位 VSS 之间， 并在预定电位输 出电路 23 所电性耦接的栅极线 24 上的电位为栅极致能电位 Vgh时使输入电路 230 被截止 ( 因为控制节点 B 被拉低至预定电位 VSS， 进而使晶体管 232 被截止而等同于截止输入电路 230)， 并使控制节点 Q 电性导通至预定电位 VSS。 0032 第二控制电路 236 电性耦接于控制节点 Q 与预定电位 VSS 之间， 并在预定电位输 出电路 23 所电性耦接的栅极线 24 上的电位开始成为栅极致能电位 Vgh之前的一个时段内 ( 也就是前一条栅极线上的电位致能的时候 )， 使输入电路 230。
30、 被截止 ( 如同前述一般使控 制节点 B 被拉低至预定电位 VSS， 进而使晶体管 232 被截止 )， 并使控制节点 Q 电性导通至 预定电位 VSS。开关 ( 此处为晶体管 )239 电性耦接于预定电位 VSS 及与预定电位输出电 路 23 所电性耦接的栅极线 24 之间， 并依照控制节点 Q 的电位而决定是否使预定电位输出 电路 23 的输出电性导通至预定电位 VSS。 0033 详而言之， 输入电路 230 包括晶体管 231 及 232。晶体管 231 与 232 各自包括栅 极、 源极与漏极。晶体管 231 的栅极与源极和漏极二者之一 ( 在此实施例为漏极 ) 电性耦 接于输入信。
31、号VDD， 晶体管232的栅极电性耦接至晶体管231的源极和漏极二者中的另一个 ( 在此实施例为源极 )， 晶体管 232 的源极和漏极二者之一 ( 在此实施例为漏极 ) 电性耦接 于输入信号VDD， 晶体管232的源极和漏极二者中的另一个(在此实施例为源极)电性耦接 于控制节点 Q。 0034 第一控制电路 233 包括晶体管 234 及晶体管 235， 此二晶体管各自包括栅极、 源极 与漏极。 晶体管234的栅极电性耦接于预定电位输出电路23所电性耦接的栅极线G(N)， 晶 体管 234 的源极和漏极二者之一 ( 在此实施例为源极 ) 电性耦接于预定电位 VSS， 晶体管 234 的源极和。
32、漏极二者中的另一个 ( 在此实施例为漏极 ) 与输入电路 230 电性耦接于控制 节点 B， 且当晶体管 234 导通时使输入电路 230 被截止。晶体管 235 的栅极电性耦接于预定 电位输出电路23所电性耦接的栅极线G(N)， 晶体管235的源极和漏极二者之一(在此实施 例为源极)电性耦接于预定电位VSS， 晶体管235的源极和漏极二者中的另一个(在此实施 例为漏极 ) 电性耦接于控制节点 Q。 0035 第二控制电路236包括晶体管237及238， 此二晶体管各自包括栅极、 源极与漏极。 晶体管 237 的栅极电性耦接于在预定电位输出电路 23 所电性耦接的栅极线 G(N) 之前一条 致。
33、能的先前致能栅极线 G(N-1) 上， 晶体管 237 的与源极和漏极二者之一 ( 在此实施例为源 极)电性耦接于预定电位VSS， 晶体管237的源极和漏极二者中的另一个(在此实施例为漏 极 ) 与输入电路 230 电性耦接于控制节点 B， 且当晶体管 237 导通时使输入电路 230 被截 止。晶体管 238 的栅极电性耦接于先前致能栅极线 G(N-1)， 晶体管 238 的源极和漏极二者 之一(在此实施例为源极)电性耦接于预定电位VSS， 晶体管238的源极和漏极二者中的另 一个 ( 在此实施例为漏极 ) 电性耦接于控制节点 Q。 0036 本实施例中， 开关239为一晶体管， 其包括栅极。
34、、 源极与漏极， 开关239的栅极电性 耦接于控制节点 Q， 开关 239 的源极或漏极 ( 在此实施例为漏极 ) 电性耦接至栅极线 G(N)， 开关 239 的源极和漏极二者中的另一个 ( 在此实施例为源极 ) 电性耦接于预定电位 VSS。 开关 239 依照控制节点 Q 的电位而决定是否使预定电位输出电路 23 所电性耦接的栅极线 G(N) 电性导通至预定电位 VSS。 0037 请进一步参阅图 3 及图 4。一般而言， 栅极信号发生单元 21 的每一输出端的输出 说 明 书 CN 102184698 A CN 102184702 A5/6 页 9 信号如图 4 中栅极信号发生单元输出信号。
35、 S 指示的时序信号所示， 此输出信号为一栅极致 能电位 Vgh与栅极禁能电位 Vgl之间切换的脉冲信号。此输出信号由栅极信号发生单元 21 输出至栅极线， 预定电位输出电路 23 通过栅极线接收此输出信号， 并加以调整而使此栅极 线上的信号成为图 4 中的时序信号 G(output)。 0038 在预定电位输出电路 23 所电性耦接的栅极线 G(N) 上的电位为栅极致能电位 Vgh 的第一时段 t1 时， 第一控制电路 233 的晶体管 234 及 235 均为导通状态而使控制节点电性 Q 导通至预定电位 VSS。此时， 因为控制节点 B 被拉低至预定电位 VSS， 所以输入电路 230 被。
36、 截止。在第一时段 t1 之后， 栅极信号发生单元 24 的输出端会提供前述的栅极禁能电位 Vgl 至栅极线 G(N) 上。由于栅极线 G(N) 上的电位为栅极禁能电位， 所以第一控制电路 233 的 晶体管 234 及 235 均为截止状态 ； 当然， 此时先前致能栅极线 G(N-1) 上的电位也会是栅极 禁能电位 Vgl或预定电位 VSS， 而第二控制电路 236 的晶体管 237 及 238 也因此均为截止状 态。所以， 控制节点 B 与 Q 不会被第一控制电路 233 与第二控制电路 236 下拉至预定电位 VSS。反而， 控制节点 B 会因为经过输入电路 230 中的晶体管 231 。
37、电性导通至输入信号 VDD 而被拉升电位， 并因此导致晶体管232导通而使控制节点Q也因为电性导通至输入信号VDD 而被拉升电位。 0039 在第一时段 t1 结束 ( 也就是栅极线 G(N) 上的电位开始转换为栅极禁能电位 Vgl) 后的一个预定时间 t0 起， 栅极信号发生单元 24 的输出端在第二时段 t2 内持续为浮 接 (floating) 状态。而在此第二时段 t2 之中， 由预定电位输出电路 23 所输出的时序信号 G(output) 会因为开关 239 的导通而约略保持在预定电位 VSS。如此一来， 显示装置的栅极 电压将被下拉至更低的准位， 避免公知技术中像素漏电的问题。 0。
38、040 应注意的是， 介于第一时段与第二时段之间的时间长度可以通过调整晶体管 231、 232 与 239 的特性而设定。此外， 通过第二控制电路 236 而使栅极线 G(N) 的电位在开始成 为栅极致能电位 Vgh之前的一个时段内 ( 亦即前述的先前致能栅极线 G(N-1) 的致能时段 ) 使输入电路230被截止， 并使控制节点Q电性导通至预定电位VSS。 所以， 第二控制电路236 在第一控制电路 233 导通之前先关闭输入电路 230， 可增加电路的稳定性并防止误操作。 0041 图5绘示为本发明第二实施例的显示装置的栅极驱动电路的方框图。 请参阅图5， 本实施例中显示装置 300 所使。
39、用的栅极驱动电路包括栅极信号发生单元 31、 预定电位发生 单元32及多个晶体管35。 其中， 栅极信号发生单元31与第一实施例中的栅极信号发生单元 21相同， 预定电位发生单元32的电路组成亦与第一实施例中的预定电位发生单元22相同， 而每一输出端的输出信号也同样在栅极致能电位Vgh与栅极禁能电位Vgl之间切换。 其与第 一实施例的不同处在于在每一个输出端与相对应的栅极线 34 之间多了一个晶体管 35。这 些晶体管 35 分别根据一个控制信号 (C1、 C2、 .、 Cm) 而决定是否导通。如此一来， 原本在第 一实施例把栅极信号发生单元的输出端转为浮接状态的作法就被转化成利用晶体管 35。
40、 来 完成。请一并参阅图 6， 图 6 绘示的是栅极信号发生单元、 预定电位输出电路与控制信号的 输出电压时序图。如图所示， 栅极信号发生单元输出信号 S 和预定电位输出电路输出信号 G(output) 的电压时序都与第一实施例中的内容相同， 在此不予赘述。而任一个控制信号 (图中所示为控制信号Cn)至少必须在栅极信号发生单元输出信号为Vgh的时候使相对应的 晶体管 35 导通。除此之外， 控制信号较佳地应该在预定电位输出电路输出信号 G(output) 被调整为预定电位 VSS 之前使晶体管 35 截止， 其他并无特殊限制。 说 明 书 CN 102184698 A CN 102184702。
41、 A6/6 页 10 0042 综上所述， 本发明因采用预定电位输出电路电性耦接至栅极线 (Gate line)， 在栅 极线对应的输出端为浮接 (floating) 状态的时段中， 提供一预定电位至栅极线， 从而将显 示装置的栅极电压拉至更低的电位， 因此可以辅助栅极信号发生单元以提供较大的操作电 压， 从而避免公知技术中像素漏电的问题。 0043 当然， 本发明还可有其它多种实施例， 在不背离本发明精神及其实质的情况下， 熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形， 但这些相应的改变和变 形都应属于本发明所附的权利要求的保护范围。 说 明 书 CN 102184698 A CN 102184702 A1/3 页 11 图 1 图 2 说 明 书 附 图 CN 102184698 A CN 102184702 A2/3 页 12 图 3 图 4 说 明 书 附 图 CN 102184698 A CN 102184702 A3/3 页 13 图 5 图 6 说 明 书 附 图 CN 102184698 A 。