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1、(10)申请公布号 CN 102376707 A (43)申请公布日 2012.03.14 CN 102376707 A *CN102376707A* (21)申请号 201110235596.X (22)申请日 2011.08.17 2010-182162 2010.08.17 JP H01L 27/02(2006.01) H01L 27/11(2006.01) G11C 11/412(2006.01) (71)申请人 安森美半导体贸易公司 地址 百慕大哈密尔顿 (72)发明人 山田光一 (74)专利代理机构 北京市柳沈律师事务所 11105 代理人 李芳华 (54) 发明名称 半导体装置 。
2、(57) 摘要 本发明提供一种半导体装置。 在包括CMOS反 相器的存储器单元中， 抑制以因漏电流导致的栅 极布线的限制和设计规则的限制为起因的存储器 单元的面积的增大。作为包括第一反相器 (IV1) 和第二反相器(IV2)的存储器单元(1A)的第一金 属层， 配置第一布线 (FL1) 和第二布线 (FL2)。第 一布线与第一反相器的 2 个漏极 (D) 和第二反相 器的第二栅极布线 (GL2) 连接。第二布线与第二 反相器的 2 个漏极 (D) 和第一反相器的第一栅极 布线 (GL1) 连接。第一布线被配置成与第二栅极 布线重叠， 第二布线被配置成与第一栅极布线重 叠。 在比第一金属层更上层。
3、中， 配置了第二金属层 和比其更上层的第三金属层。 (30)优先权数据 (51)Int.Cl. (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 6 页 附图 6 页 CN 102376715 A1/1 页 2 1.一种半导体装置， 具备存储器单元， 该存储器单元包括由P沟道的第一晶体管和N沟 道的第二晶体管构成的第一 CMOS 反相器和由 P 沟道的第三晶体管和 N 沟道的第四晶体管 构成的第二 CMOS 反相器， 该半导体装置的特征在于， 所述存储器单元具备 ： 第一栅极布线， 在所述第一和第二晶体管中共同配置 ； 第二栅 极布线， 在所述第三和第四晶。
4、体管中共同配置 ； 第一布线， 作为比所述第一和第二栅极布 线上层的第一金属层而配置， 并连接到所述第一和第二晶体管的各漏极和所述第二栅极布 线 ； 第二布线， 作为所述第一金属层而配置， 并连接到所述第三和第四晶体管的各漏极和所 述第一栅极布线 ； 比所述第一金属层还上层的第二金属层 ； 以及比所述第二金属层还上层 的第三金属层， 所述第一布线与所述第二栅极布线重叠， 所述第二布线与所述第一栅极布线重叠。 2. 如权利要求 1 所述的半导体装置， 其特征在于， 所述第一布线在所述第四晶体管的栅极上与所述第二栅极布线重叠， 所述第二布线在 所述第一和第二晶体管的栅极上与所述第一栅极布线重叠。 。
5、3. 如权利要求 2 所述的半导体装置， 其特征在于， 在所述第四晶体管的栅极上， 所述第一布线的宽度与所述第二栅极布线的宽度相同或 者比所述第二栅极布线的宽度小， 在所述第一和第二晶体管的栅极上， 所述第二布线的宽 度与所述第一栅极布线的宽度相同或者比所述第一栅极布线的宽度小。 4. 如权利要求 1 至 3 的任一项所述的半导体装置， 其特征在于， 所述存储器单元具备 ： 作为所述第二金属层而配置的第一比特线和第二比特线 ； 与所述第一比特线和所述第一 CMOS 反相器连接的第一传输门 ； 以及 与所述第二比特线和所述第二 CMOS 反相器连接的第二传输门。 5. 如权利要求 1 至 4 的。
6、任一项所述的半导体装置， 其特征在于， 所述存储器单元具备 ： 作为所述第三金属层而配置的电源线 ； 以及作为所述第三金属 层而配置的接地线。 6. 如权利要求 1 至 5 的任一项所述的半导体装置， 其特征在于， 在与配置了所述存储器单元的基板相同的基板上， 配置用于控制所述存储器单元的微 型计算机。 7. 如权利要求 6 所述的半导体装置， 其特征在于， 在与配置了所述存储器单元的基板相同的基板上， 配置由所述微型计算机控制的闪 存。 权 利 要 求 书 CN 102376707 A CN 102376715 A1/6 页 3 半导体装置 技术领域 0001 本发明涉及半导体装置， 尤其涉。
7、及具备了包括 CMOS 反相器的存储器单元 (memory cell) 的半导体装置的布局 (layout)。 背景技术 0002 近年来， 在电子控制的必要性提高的家电产品和设备中， 安装了较多的用于控制 这些家电产品和设备的计算机系统。 作为这样的计算机系统， 例如已知有 ： 在同一个半导体 基板(即半导体基片)上不仅形成了微型计算机， 而且还形成了闪存、 SRAM(Static Random Access Memory， 静态随机存取存储器 ) 等存储器的混合搭载型的半导体装置。 0003 为了减小混合搭载型的半导体装置的尺寸， 要求尽量扩大要求大的存储容量的闪 存的占有面积， 另一方面。
8、， 对于主要用作缓冲器的情况多的 SRAM 的占有面积， 要求尽量减 小。 0004 在包含 2 个 CMOS 反相器而构成 SRAM 的存储器单元的情况下， 作为尽量减小存储 器单元的面积的布局， 例如公开了专利文献 1 的图 1 的存储器单元。在该存储器单元中， 使 2 个 CMOS 反相器的栅极布线之间靠近， 并利用比该栅极布线上层的两层金属层来进行 2 个 CMOS 反相器的漏极之间的连接、 以及漏极和栅极的环路 (loop) 连接。根据该布局， 能够尽 量将存储器单元的面积抑制得小。 0005 现有技术文献 0006 专利文献 1 ： 日本特许第 4190242 号公报 0007 但。
9、是， 在形成上述的 SRAM 时， 根据所采用的工艺和设计规则， 有时会附加如下说 明的限制。担心因该限制而存储器单元的面积增大， 并且形成 SRAM 的混合搭载型的半导体 装置的尺寸增大。 0008 例如， 有时为了对占有面积大的闪存的制造进行最优化， 采用对于 SRAM 的形成来 说不是最优的工艺 ( 例如， 闪存用的工艺 )。设计规则以该工艺的条件为起因而被限制， 根 据构成 SRAM 的 CMOS 反相器的栅极布线的宽度而在源极 - 漏极之间容易产生漏电流， 因此， 需要使用为了抑制漏电流而预先增加栅极布线的宽度 ( 即， 栅极长度 ) 的布局。 0009 此外， 有时根据在多层布线中。
10、使用的金属层的设计规则， 在最上层的金属层中布 线模式 (pattern) 的设计自由度被显著地限制。例如， 存在在最上层的金属层中形成焊盘 (bonding pad) 等厚的外部连接电极的设计规则的限制的情况下， 在最上层的金属层中不 容许微细的布线模式。 0010 如果对将该设计规则的限制应用到专利文献 1 的图 1 所示的 SRAM 的存储器单元 的情况进行说明的话， 则应作为最上层的第三金属层而配置的比特线被配置于其下层的第 二金属层 ( 容许微细的布线模式的金属层 )。在该第二金属层中也配置用于连接 2 个 CMOS 反相器的漏极之间的布线， 但是， 该配线必须大地迂回配置， 以便避。
11、开相同金属层的比特 线。即， 第二金属层的布局变得非常宽， 存储器单元的面积增大。 说 明 书 CN 102376707 A CN 102376715 A2/6 页 4 发明内容 0011 因此， 本发明提供一种半导体装置， 其即使存在因构成 SRAM 的 CMOS 反相器的源 极 - 漏极之间的漏电流导致的栅极布线的限制、 以及在多层布线中使用的金属层的设计规 则的限制， 也能够尽量抑制存储器单元的面积的增大。 0012 本发明是一种具备了存储器单元的半导体装置， 该存储器单元包括由 P 沟道的第 一晶体管和 N 沟道的第二晶体管构成的第一 CMOS 反相器、 以及由 P 沟道的第三晶体管和。
12、 N 沟道的第四晶体管构成的第二 CMOS 反相器， 该半导体装置的特征在于， 所述存储器单元具 备 ： 第一栅极布线， 在所述第一和第二晶体管中共同配置 ； 第二栅极布线， 在所述第三和第 四晶体管中共同配置 ； 第一布线， 作为比所述第一和第二栅极布线上层的第一金属层而配 置， 并连接到所述第一和第二晶体管的各漏极和所述第二栅极布线 ； 第二布线， 作为所述第 一金属层而配置， 并连接到所述第三和第四晶体管的各漏极和所述第一栅极布线 ； 比所述 第一金属层还上层的第二金属层 ； 以及比所述第二金属层还上层的第三金属层， 所述第一 布线与所述第二栅极布线重叠， 所述第二布线与所述第一栅极布线。
13、重叠。 0013 根据本发明， 即使存在因CMOS反相器的源极-漏极之间的漏电流导致的栅极布线 的限制、 以及金属层的设计规则的限制， 也能够尽量抑制存储器单元的面积的增大。 附图说明 0014 图 1 是表示本发明的实施方式的半导体装置的概略结构的平面图。 0015 图 2 是表示图 1 的 SRAM 的存储器单元的等效电路图。 0016 图 3 是表示图 1 的 SRAM 的存储器单元的布局的平面图。 0017 图 4 是表示图 1 的 SRAM 的存储器单元的布局的平面图。 0018 图 5 是表示图 1 的 SRAM 的存储器单元的布局的平面图。 0019 图 6 是表示图 1 的 S。
14、RAM 的存储器单元的布局的平面图。 0020 标号说明 0021 1 SRAM 0022 1A 存储器单元 0023 2 闪存 0024 3 微型计算机 0025 100 半导体基板 0026 IV1 第一反相器 0027 IV2 第二反相器 0028 T1、 T3 P 沟道晶体管 0029 T2、 T4 N 沟道晶体管 0030 T5、 T6 传输门 (transfer gate) 0031 GL1 第一栅极布线 0032 GL2 第二栅极布线 0033 FL1 第一布线 0034 FL2 第二布线 0035 BL1、 BL2 第三布线 说 明 书 CN 102376707 A CN 10。
15、2376715 A3/6 页 5 0036 TL1 第四布线 0037 TL2 第五布线 0038 TL3 第六布线 具体实施方式 0039 参照附图来说明本发明的实施方式的半导体装置。图 1 是表示该半导体装置的概 略结构的平面图。如图 1 所示， 在半导体基板 100 上配置了静态型半导体存储器 ( 以下， 称 为 SRAM1)， 该静态型半导体存储器由多个存储器单元 1A 规则地配置而成。此外， 在半导体 基板 100 上配置了闪存 2， 而且配置了用于控制 SRAM1 和闪存 2 的微型计算机 3。这些作为 混合搭载型的半导体装置、 即 1 个半导体基片而形成。 0040 这里， 闪存。
16、 2 作为与 SRAM1 相比大的存储容量的存储器 ( 例如 4M 字节 ) 而配置， SRAM1 作为与闪存 2 相比小的存储容量的缓冲存储器 ( 例如 256K 字节 ) 而配置。这时， 闪 存 2 对于半导体基板 100 的表面整体的占有面积明显比 SRAM1 的占有面积大 ( 例如半导体 基板 100 整体的 9 成左右 )。 0041 以下说明在 SRAM1 中包括的存储器单元 1A 的等效电路。图 2 是表示在 SRAM1 中 包括的多个存储器单元 1A 中的 1 个存储器单元 1A 的等效电路图。 0042 如图 2 所示， 该存储器单元 1A 包括 ： 作为 CMOS 反相器的。
17、第一反相器 IV1 和第二反 相器 IV2、 以及由 N 沟道晶体管构成的 2 个传输门 T5、 T6。第一反相器 IV1 由 P 沟道晶体管 T1 和 N 沟道晶体管 T2 构成， 第二反相器 IV2 由 P 沟道晶体管 T3 和 N 沟道晶体管 T4 构成。 0043 第一反相器 IV1 和第二反相器 IV2 在电源 Vcc 和接地之间维持时常供电状态， 并 且互相环路连接， 在各连接点的节点ND1和节点ND2中存储保持逻辑电平互相反转的数据。 0044 以下表示该存储器单元 1A 在半导体基板 100 上的布局的一例。图 3 至图 6 是分 别表示存储器单元 1A 的布局中的不同的层的平。
18、面图。 0045 图 3 表示在半导体基板 100 上形成的 P 沟道晶体管 T1、 T3、 以及 N 沟道晶体管 T2、 T4 的布局。例如， 在 P 型半导体基板 100 上配置的 N 型阱 (well)NW 中， 配置了反相器 IV1 和第二反相器 IV2 的各 P 沟道晶体管 T1、 T3。在各 P 沟道晶体管 T1、 T3 中配置了作为 P 型 有源层的漏极 D 和源极 S。此外， 在 P 型半导体基板 100 的区域中配置了反相器 IV1 和第二 反相器 IV2 的各 N 沟道晶体管 T2、 T4。在各 N 沟道晶体管 T2、 T4 中配置了作为 N 型有源层 的漏极 D 和源极 。
19、S。 0046 构成第一反相器 IV1 的 P 沟道晶体管 T1 和 N 沟道晶体管 T2 的各栅极 G， 作为由多 晶硅构成的第一栅极布线 GL1 而一体地形成。该第一栅极布线 GL1 的对于线宽度的中心线 大概沿着图中的 X 方向。 0047 同样地， 构成第二反相器 IV2 的 P 沟道晶体管 T3 和 N 沟道晶体管 T4 的各栅极 G， 也作为由多晶硅构成的第二栅极布线 GL2 而一体地形成。该第二栅极布线 GL2 的对于线宽 度的中心线也大概沿着图中的 X 方向。 0048 而且， 上述传输门 T5、 T6 的各栅极 G 也与由多晶硅构成的字 (word) 线 WL 一体地 构成。。
20、该字线 WL 的对于线宽度的中心线大概沿着图中的与 X 方向正交的 Y 方向。 0049 通过如下进行布局， 从而第一反相器 IV1 和第二反相器 IV2 尽量靠近而配置。 0050 第一反相器 IV1 的 P 沟道晶体管 T1 的漏极 D， 与连结第二反相器 IV2 的 P 沟道晶 说 明 书 CN 102376707 A CN 102376715 A4/6 页 6 体管 T3 和 N 沟道晶体管 T4 的各漏极 D 之间的线重叠， 并且比连结 P 沟道晶体管 T3 和 N 沟 道晶体管 T4 的各漏极 D 的沟道侧的端部的线还向沟道侧延伸而配置。部分歪曲地配置第 二栅极布线 GL2， 以便。
21、与该 P 沟道晶体管 T1 的漏极 D 分离。而且， 优选为， P 沟道晶体管 T3 的漏极 D 被配置成， 与第一栅极布线 GL1 的对于线宽度的中心线的延长线重叠。 0051 另一方面， 第二反相器IV2的N沟道晶体管T4的漏极D， 与连结第一反相器IV1的 P 沟道晶体管 T1 和 N 沟道晶体管 T2 的各漏极 D 之间的线重叠， 并且比连结 P 沟道晶体管 T1 和 N 沟道晶体管 T2 的各漏极 D 的沟道侧的端部的线还向沟道侧延伸而配置。部分歪曲 地配置第一栅极布线 GL1， 以便与该 N 沟道晶体管 T4 的漏极 D 分离。 0052 根据上述布局， 能够使第一栅极布线GL1和。
22、第二栅极布线GL2尽量靠近， 因此能够 尽量靠近而配置第一反相器 IV1 和第二反相器 IV2。 0053 以下说明第一栅极布线 GL1 和第二栅极布线 GL2 的上层的第一金属层的布局。图 4 表示在用于覆盖第一栅极布线 GL1 和第二栅极布线 GL2 的未图示的绝缘膜上配置的第一 金属层的布局。 第一金属层例如由铝或铝合金构成。 对图中的第一金属层施加点阴影(dot hatching)。 0054 作为第一金属层而配置的第一布线 FL1， 与第一反相器 IV1 的 P 沟道晶体管 T1 和 N 沟道晶体管 T2 的各漏极 D 电连接， 并且与第二栅极布线 GL2 电连接， 从而一体地形成。。
23、 0055 第一布线 FL1 在 P 沟道晶体管 T1 和 N 沟道晶体管 T2 的各漏极 D 和第二栅极布 线 GL2 的一部分上， 与在用于贯通未图示的绝缘膜的各连接孔上形成的各插口 (plug)pd1、 pd2、 pg1 连接。 0056 第一布线 FL1 的大部分与第二栅极布线 GL2 重叠地延伸， 第一布线 FL1 的对于线 宽度的中心线大概沿着第二栅极布线GL2所延伸的方向、 即图中的X方向。 第一布线FL1至 少在第二反相器 IV2 的 N 沟道晶体管 T4 的栅极 G 上和其附近， 与第二栅极布线 GL2 重叠。 与第二栅极布线 GL2 重叠的第一布线 FL1 的宽度优选为与第。
24、二栅极布线 GL2 的宽度相同或 者比第二栅极布线 GL2 的宽度小。第二栅极布线 GL2 的宽度例如为大约 0.4m 0.5m， 与第二栅极布线 GL2 重叠的第一布线 FL1 的宽度例如为大约 0.2m 0.3m。 0057 此外， 作为第一金属层而配置的第二布线 FL2， 与第二反相器 IV2 的 P 沟道晶体管 T3 和 N 沟道晶体管 T4 的各漏极 D 电连接， 并且与第一栅极布线 GL1 电连接， 进一步与传输 门 T6 的漏极 D 电连接， 从而一体地形成。 0058 第二布线 FL2 在 P 沟道晶体管 T3 和 N 沟道晶体管 T4 的各漏极 D、 第一栅极布线 GL1的一。
25、部分、 以及传输门T6的漏极D上， 与在用于贯通未图示的绝缘膜的各连接孔上形成 的各插口 pd3、 pd4、 pg2、 pd6 连接。 0059 第二布线 FL2 的大部分与第一栅极布线 GL1 重叠地延伸， 第二布线 FL2 的对于线 宽度的中心线大概沿着第一栅极布线 GL1 所延伸的方向、 即图中的 X 方向。第二布线 FL2 至少在第一反相器 IV1 的 P 沟道晶体管 T1 和 N 沟道晶体管 T2 的栅极 G 上和其附近， 与第 一栅极布线 GL1 重叠。与第一栅极布线 GL1 重叠的第二布线 FL2 的宽度优选为与第一栅极 布线 GL1 的宽度相同或者比第一栅极布线 GL1 的宽度。
26、小。第一栅极布线 GL1 的宽度和与第 一栅极布线GL1重叠的第二布线FL2的宽度分别具有与第二栅极布线GL2、 第一布线FL1相 同的宽度。 0060 由此， 仅使用连接孔中的插口和第一金属层， 就能够实现第一反相器 IV1 和第二 说 明 书 CN 102376707 A CN 102376715 A5/6 页 7 反相器IV2各自所包括的两个漏极D之间的电连接、 以及第一反相器IV1和第二反相器IV2 的环路连接， 而无需使用比第一金属层上层的金属层。 0061 而且， 第一布线 FL1 被配置成与第二栅极布线 GL2 重叠， 第二布线 FL2 被配置成与 第一栅极布线 GL1 重叠， 。
27、因此无需为了配置第一布线 FL1 和第二布线 FL2， 而大地扩大第一 反相器 IV1 和第二反相器 IV2 的布局。由此， 能够尽量减小存储器单元 1A 的面积， 尤其能 够尽量减少存储器单元 1A 在图中的 Y 方向上的长度 W。 0062 进一步， 即使为了抑制 P 沟道晶体管 T1、 T3 和 N 沟道晶体管 T2、 T4 的各源极 - 漏 极之间的漏电流， 而扩大了第一栅极布线 GL1 和第二栅极布线 GL2 的宽度， 第一布线 FL1 和 第二布线 FL2 还有效地利用通常没有配置布线的第一栅极布线 GL1 上和第二栅极布线 GL2 上的空间而进行配置。这时， 能够尽量避免存储器单。
28、元的面积的增大。 0063 此外， 作为第一金属层， 除了第一布线 FL1 和第二布线 FL2 以外， 还配置了电导体 sm1、 sm3、 sm2、 sm4、 sm5、 sm6。电导体 sm1 sm6 分别与 P 沟道晶体管 T1、 T3、 N 沟道晶体 管 T2、 T4、 以及传输门 T5、 T6 的各个源极 S 电连接。电导体 sm1 sm6 在各源极 S 上， 分别 与在用于贯通未图示的绝缘膜的连接孔上形成的各插口 ps1 ps6 连接。 0064 以下说明第一金属层的上层的第二金属层的布局。图 5 表示在用于覆盖第一布线 FL1 和第二布线 FL2 的未图示的绝缘膜上配置的第二金属层的。
29、布局。第二金属层例如由铝 或铝合金构成。对图中的第二金属层施加实斜线的阴影。 0065 在第二金属层中， 作为用于与传输门 T5、 T6 的各源极 S 电连接的比特线， 配置了 2 条第三布线 BL1、 BL2。一个第三布线 BL1 与传输门 T5 的源极 S 电连接， 邻接于第三布线 BL1 的另一个第三布线 BL2 与传输门 T6 的源极 S 电连接。第三布线 BL1、 BL2 分别在第一金 属层的电导体 sm5、 sm6 上， 与在用于贯通未图示的绝缘膜的连接孔上形成的各插口 psm5、 psm6 连接。各第三布线 BL1、 BL2 的对于线宽度的各中心线大概沿着图中的 X 方向。 00。
30、66 此外， 作为第二金属层， 除了第三布线 BL1、 BL2 以外， 还配置了电导体 mm1、 mm2、 mm3、 mm4。电导体 mm1 mm4 分别经由在用于贯通未图示的绝缘膜的连接孔上形成的各插 口 psm1、 psm2、 psm3、 psm4， 与第一金属层的电导体 sm1、 sm2、 sm3、 sm4 电连接。 0067 而且， 覆盖上述第二金属层而配置未图示的绝缘膜， 并在该绝缘膜上配置作为最 上层的金属层的第三金属层。第三金属层例如由铝或铝合金构成。在该第三金属层中， 根 据所采用的设计规则， 布线模式的自由度有时被显著地限制。 0068 在本实施方式中， 假设第三金属层比位于。
31、其下层的第一金属层和第二金属层厚， 例如， 第一金属层和第二金属层的厚度为大约 0.5m 大约 0.6m， 相对于此第三金属层 以大约 0.7m 大约 0.8m 的厚度形成， 并且附加了通过比第一金属层和第二金属层粗 大的模式而进行布局的设计规则的限制。 换言之， 假设在第三金属层中， 无法配置如第一布 线 FL1、 第二布线 FL2、 第三布线 BL1、 BL2 的细的布线模式。该限制例如大多被看作， 假定了 在第三金属层中配置焊盘等厚的外部连接电极的情况的设计规则。 0069 在本实施方式中， 根据这样的设计规则的限制， 而如上所述那样， 使用容许细微的 布线模式的第二金属层来配置作为比特。
32、线的第三布线 BL1、 BL2。 0070 以下说明第三金属层的布局。图 6 表示在用于覆盖作为第二金属层的第三布线 BL1、 BL2 的未图示的绝缘膜上配置的第三金属层的布局。对图中的第三金属层施加虚斜线 的阴影。 说 明 书 CN 102376707 A CN 102376715 A6/6 页 8 0071 根据上述设计规则的限制， 在第三金属层中配置比第一和第二金属层粗大的模式 的第四布线 TL1、 第五布线 TL2、 第六布线 TL3。第四布线 TL1 与第一反相器 IV1 和第二反 相器 IV2 的各 P 沟道晶体管 T1、 T3 的各源极 S 电连接， 并且是施加电源电位 Vcc 。
33、的电源线。 第五布线 TL2 与第一反相器 IV1 和第二反相器 IV2 的各 N 沟道晶体管 T2、 T4 的各源极 S 电 连接， 并且是施加接地电位的接地线。 0072 第四布线 TL1 在电导体 mm1、 mm3 上， 与在用于贯通未图示的绝缘膜的连接孔上形 成的各插口 pmm1、 pmm3 连接。第五布线 TL2 在电导体 mm2、 mm4 上， 与在用于贯通未图示的 绝缘膜的连接孔上形成的各插口 pmm2、 pmm4 连接。此外， 第六布线 TL3 是在未图示的区域 中与字线 WL 电连接的布线， 以便降低由多晶硅构成的字线 WL 的电阻抗。 0073 第四至第六布线 T1、 T2。
34、、 T3 的对于线宽度的各中心线大概沿着与第一栅极布线 GL1 和第二栅极布线 GL2 所延伸的方向正交的方向、 即图中的 Y 方向。 0074 由以上说明的图 3 至图 6 的布局的层叠结构构成的存储器单元 1A 在图中的 X 方 向和 Y 方向上， 以周期性地重复的规则性的模式配置多个。另外， 根据该规则性的模式， 互 相邻接的存储器单元 1A 的布局可以是互相镜面反转的布局， 或者， 也可以是包括与上述布 局若干不同的形状的布局， 以便构成互相邻接的存储器单元 1A 的共同部分。 0075 根据该存储器单元 1A 的布局， 在因如上所述的设计规则而布线模式的自由度被 显著限制的情况下， 。
35、也使用第一金属层 ( 第一布线 FL1 和第二布线 FL2)， 实现第一反相器 IV1和第二反相器IV2各自所包括的2个漏极D之间的电连接、 以及第一反相器IV1和第二 反相器 IV2 的环路连接。而且， 即使为了抑制各源极 - 漏极之间的漏电流而需要扩大第一 栅极布线 GL1 和第二栅极布线 GL2 的宽度， 也有效利用该栅极布线上的空间来配置第一金 属层 ( 第一布线 FL1 和第二布线 FL2)。由此， 能够尽量减小存储器单元 1A 的面积。 0076 尤其， 在相同的半导体基板 100 上除了配置由多个存储器单元 1A 构成的 SRAM1 以 外， 还配置闪存2和微型计算机3的混合搭载。
36、型的半导体装置中， SRAM1的存储器单元1A的 面积的增大成为使半导体装置的尺寸增大的主要原因。 相对于此， 根据本实施方式， 由于能 够尽量减小SRAM1的存储器单元1A的布局， 因此能够尽量抑制这样的混合搭载型的半导体 装置的尺寸的增大。 0077 另外， 本发明不限定于上述实施方式， 在不脱离其主旨的范围下能够进行各种变 更是不言而喻的。 0078 例如， 在上述实施方式中， 在相同的半导体基板 100 上配置了 SRAM1、 闪存 2、 微型 计算机 3， 但是本发明不限定于此。例如， 本发明也可以应用于在半导体基板 100 中没有配 置闪存 2 和微型计算机 3 的其中一方、 或者。
37、两者都没有配置的情况。或者， 如果配置了上述 SRAM1， 则本发明也可以应用于在半导体基板 100 上配置了闪存 2 和微型计算机 3 以外的设 备的情况。 说 明 书 CN 102376707 A CN 102376715 A1/6 页 9 图 1 说 明 书 附 图 CN 102376707 A CN 102376715 A2/6 页 10 图 2 说 明 书 附 图 CN 102376707 A CN 102376715 A3/6 页 11 图 3 说 明 书 附 图 CN 102376707 A CN 102376715 A4/6 页 12 图 4 说 明 书 附 图 CN 102376707 A CN 102376715 A5/6 页 13 图 5 说 明 书 附 图 CN 102376707 A CN 102376715 A6/6 页 14 图 6 说 明 书 附 图 CN 102376707 A 。