存储器接口及其操作方法.pdf

本发明提供了一种存储器接口及其操作方法。该存储器接口包括：第一延迟电路，其被构造用于延迟要被提供给输入缓冲器的写入数据；第二延迟电路，其被构造用于延迟从输出缓冲器读出的读取数据；数据写入电路，其被构造为通过第一延迟电路将写入数据提供给存储器；以及数据读取电路，其被构造为通过第二延迟电路读取被写入存储器的所述写入数据作为读取数据。控制电路被构造用于检测基于该写入数据或者该读取数据的波动而形成的眼开口的开始边缘和结束边缘的位置，指定开始边缘和结束边缘的中间位置，并且基于中间位置与开始边缘和结束边缘中的一个之间的差来确定数据选通信号的相位。

权利要求书
1.  一种存储器接口，包括：
第一延迟电路，所述第一延迟电路被构造用于延迟要被提供给输入缓冲器的写入数据；
第二延迟电路，所述第二延迟电路被构造用于延迟从输出缓冲器读出的读取数据；
数据写入电路，所述数据写入电路被构造为通过所述第一延迟电路将所述写入数据提供给存储器；
数据读取电路，所述数据读取电路被构造为通过所述第二延迟电路读取被写入所述存储器中的所述写入数据作为所述读取数据；
边缘检测电路，所述边缘检测电路被构造用于检测所述读取数据的边缘；以及
控制电路，所述控制电路被构造用于检测基于所述写入数据或者所述读取数据的波动而形成的眼开口的开始边缘和结束边缘的位置，指定所述开始边缘和所述结束边缘的中间位置，并且基于所述中间位置与所述开始边缘和所述结束边缘中的一个之间的差来确定数据选通信号的相位，
其中，所述数据写入电路在通常模式下将第一测试数据写入所述存储器中，在所述第一测试数据中具有相同符号的至少两个比特连续，
所述数据读取电路从所述存储器中读取被写入的第一测试数据，
所述边缘检测电路检测所读取的第一测试数据的电平转变时的转变时刻，并且向所述控制电路通知所述转变时刻，并且
所述控制电路基于所述转变时刻指定所述眼开口的开始边缘的时刻，
其中，所述数据写入电路在通常模式下将第二测试数据写入所述存储器中，所述第二测试数据仅包含单个1比特的独立脉冲，
所述数据读取电路从所述存储器中读取被写入的第二测试数据，并且
所述控制电路检测所读取的第二测试数据是否与基于所述眼开口的开始边缘的位置而形成的读取数据的期望一致，并且基于所述期望来检测结束边缘的位置。

2.  根据权利要求1所述的存储器接口，其中，所述控制电路将所述第一延迟电路和所述第二延迟电路的延迟值设置为最小值，并且指令所述数据写入电路来写入所述第一测试数据，
所述数据读取电路响应于第一数据选通信号和相位不同于所述第一数据选通信号的第二数据选通信号来执行读取，并且
所述边缘检测电路基于响应于所述第一和第二数据选通信号而分别锁存的第一测试数据的两个电平来检测转变时刻。

3.  一种存储器接口的操作方法，包括：
检测基于数据的波动而形成的眼开口中的第一边缘的位置；
检测与所述第一边缘相对的第二边缘的位置；以及
将所述第一边缘和所述第二边缘之间的中间位置设置为数据选通信号的下降/上升位置，
其中，所述检测第一边缘的位置包括：
在通常模式下将第一测试数据写入存储器中，在所述第一测试数据中具有相同符号的至少两个比特连续；
从所述存储器中读取被写入的第一测试数据；
检测所读取的第一测试数据的电平转变时的转变时刻；以及
基于所述转变时刻指定所述眼开口的第一边缘的时刻，并且
其中，所述检测第二边缘的位置包括：
在通常模式下将第二测试数据写入存储器中，所述第二测试数据仅包含单个1比特的独立脉冲；
从所述存储器中读取被写入的第二测试数据；
检测所读取的第二测试数据是否与基于所述眼开口的第一边缘的时刻而期望的数据读取/写入的期望区域一致；以及
基于所述期望区域来检测第二边缘的位置。

说明书存储器接口及其操作方法
技术领域
本发明涉及存储器接口和存储器接口的操作方法。
背景技术
随着信息处理技术的进步，半导体存储器件能够以较少的消耗功率执行高速度操作。作为此种半导体存储器件，已知使用数据选通信号(DQS)的技术。通过诸如DDR2(双倍数据速率2)SDRAM(同步DRAM)和DDR3 SDRAM的具有Gbps量级的数据传输速率的半导体存储器件示例了半导体存储器件。
一般地，在高速半导体存储器件和中央处理单元(CPU)之间插入存储器接口。诸如DDR2 SDRAM和DDR3 SDRAM的商业化的半导体存储器件在接通电源之后其内部电路立即具有不稳定的逻辑状态。在半导体存储器件中，为了确保正常操作，在接通电源之后通过存储器接口立即执行初始化。
图1是示出传统的半导体存储器件的初始化操作的流程图。参考图1，在步骤S1，使能I/O和存储器，并且设置其初始值。然后，在步骤S2，执行时序校准。然后，在步骤S3，结束初始化序列并且准备开始正常操作。
图2A至图2C是示出上述时序校准的操作和构造的框图。基于存储器侧和接口侧上的控制执行时序校准。图2A是示出时序校准的第一阶段的图。图2B是示出时序校准的第二阶段的图。图2C是示出时序校准的第三阶段的图。参考图2A，在时序校准的第一阶段中，传输速率被减少，并且用于读取校准的数据(例如，PRBS 27-1)被写入。参考图2B，在第二阶段中，使用被写入的数据执行读取侧上的DQ和DQS的偏斜调整(skew adjustment)。参考图2C，在第三阶段中，执行写入侧上的DQ和DQS上的偏斜调整。
在传统的偏斜调整中，当物理限制(例如，诸如在相对准确度和衬底布线中的变化的通过设计师能够调整的限制)不能够在写入侧被抑制时，模式被更改为SDR模式，或者减少传输速率以可靠地写入数据。方法需要有在通常模式“运行中(on the fly)”安全地切换时钟的模式和分频比的功能和测试电路。测试要求诸如PRBS(伪随机比特序列)的伪随机模式。例如，当使用诸如PRBS7级的特殊样式(pattern)长度来执行上述时序校准时，必须执行下面三个处理：
“读取数据的写入”，
“读取的校准”，以及
“写入的校准”。
当在读取中不能正确地读取数据时，难于确定其是由于初始写入的故障引起或者由读取中的问题引起。当初始写入失败时，需要通过降低频率再次执行写入。
除了上述技术之外，已知存储器接口电路的另一种技术。日本专利申请公开(JP-P2007-058990A：第一传统的示例)描述了如下的方法，其中，数据和用于对数据进行采样的选通信号之间的相位关系在输入和输出之间进行变化的接口中允许进行环路测试。参考第一传统的示例，为了测试输入侧和采样电路上的相位位移，在输出侧上的相位位移电路中以相同相位来输出DQ和DQS，并且通过移相电路将DQS移相了90度并且通过采样电路对DQS进行采样。为了测试输出侧上的功能，相位位移电路被控制使得在输入侧上没有对DQS的相位进行位移。输出侧上的相位位移电路将数据采样时钟的相位位移设置为90度，并且将DQS的相位位移固定为180度。采样电路采样基于被移相了90度的DQS的环路DQ。
日本专利申请公开(JP-P2008-052335A：第二传统示例)描述了另一种技术，其涉及具有用于自动地检测数据信号的数据有效窗口，并且调整数据信号延迟电路和选通信号的最佳延迟量的校准电路的接口电路。假定校准电路中的最小延迟量是tMINDLY，数据信号和选通信号之间的偏斜(skew)是tSKEW，并且数据信号的设置时间是tSETUP，数据信号延迟电路将数据信号延迟了延迟量tFIXDLY，其满足tFIXDLY＞tMINDLY+tSKEW-tSETUP。
如上所述，当执行时序校准时，当不能可靠地执行第一写入时，在读取中传统的存储器接口不能读取正常的数据。为此，在传统的存储器接口中，当在读取中不能完全地读取数据时，不管第一写入的成功，难于确定故障是否是由于第一写入的故障，数据的提取的故障或者读取中的问题而产生的。特别地，在高速传输数据的半导体存储器件中，因为工艺的小型化和速度增加，所以由于1比特长度、ISI(刺激间距)、IR降落等等中的反映的抖动的速率已经增加。因此，对于用于此种半导体存储器件的存储器接口，存在对用于即使当抖动的速率较大时也能够稳定地读取和写入数据的技术的要求。
发明内容
本发明的一个方面是提供适当地执行时序校准的技术。
在本发明的一个方面，存储器接口包括：第一延迟电路，该第一延迟电路被构造用于延迟要被提供给输入缓冲器的写入数据；第二延迟电路，该第二延迟电路被构造用于延迟从输出缓冲器读出的读取数据；数据写入电路，该数据写入电路被构造为通过第一延迟电路将写入数据提供给存储器；数据读取电路，该数据读取电路被构造为通过第二延迟电路读取被写入存储器中的写入数据作为读取数据；边缘检测电路，该边缘检测电路被构造用于检测读取数据的边缘；以及控制电路，该控制电路被构造用于检测基于写入数据或者读取数据的波动而形成的眼开口(eye opening)的开始边缘和结束边缘的位置，指定开始边缘和结束边缘的中间位置，并且基于中间位置与开始边缘和结束边缘中的一个之间的差来确定数据选通信号的相位。数据写入电路在通常模式下将其中具有相同符号的至少两个比特连续的第一测试数据写入存储器中，并且数据读取电路从存储器中读取被写入的第一测试数据。边缘检测电路检测所读取的第一测试数据的电平转变的转变时刻，并且向控制电路通知该转变时刻，并且控制电路基于转变时刻指定眼开口的开始边缘的时刻。数据写入电路在通常模式下将仅包含单个1比特的独立脉冲的第二测试数据写入存储器中，并且数据读取电路从存储器中读取被写入的第二测试数据。控制电路检测所读取的第二测试数据是否与基于眼开口的开始边缘的位置形成的读取数据的期望一致，并且基于期望检测结束边缘的位置。
控制电路将第一延迟电路和第二延迟电路的延迟值设置为最小值，并且指令数据写入电路来写入第一测试数据，并且数据读取电路响应于第一数据选通信号和相位不同于第一数据选通信号的第二数据选通信号来执行读取。边缘检测电路基于响应于第一和第二数据选通信号而分别锁存的第一测试数据的两个电平来检测转变时刻。
在本发明的另一个方面中，通过下述方法实现存储器接口的操作方法，即：通过检测基于数据的波动而形成的眼开口中的第一边缘的位置；通过检测与第一边缘相对的第二边缘的位置；以及通过将第一边缘和第二边缘之间的中间位置设置为数据选通信号的下降/上升位置。通过下述方法实现检测第一边缘的位置，即：通过在通常模式下将其中具有相同符号的至少两个比特连续的第一测试数据写入存储器中；通过从存储器中读取被写入的第一测试数据；通过检测所读取的第一测试数据的电平转变的转变时刻；以及通过基于转变时刻指定眼开口的第一边缘的时刻。通过下述方法实现检测第二边缘的位置，即：通过在通常模式下将仅包含单个1比特的独立脉冲的第二测试数据写入存储器中；通过从存储器中读取被写入的第二测试数据；通过检测所读取的第二测试数据是否与基于眼开口的第一边缘的时刻而期望的数据写入/读取的期望区域一致；以及通过基于期望区域来检测第二边缘的位置。
根据本发明，在用于通过使用数据选通信号读取并且写入数据的存储器系统中，能够提供在初始化序列中适当地执行时序校准的技术。
附图说明
结合附图，从某些实施例的以下描述中，以上和其它方面、优点和特征将更加明显，其中：
图1是示出传统的半导体存储器件的初始化操作的流程图；
图2A至图2C是示出时序校准的操作和构造的框图；
图3是示出根据本发明的实施例的安装有存储器接口的计算机系统的构造的框图；
图4A和图4B是示出存储器接口的构造的框图；
图5是示出本实施例中的操作的流程图；
图6是示出通过实施例中的存储器接口在校准操作中使用的数据的波形的图；
图7是详细地示出本实施例中的校准操作的流程图；
图8是示出边缘检测操作的时序图；
图9是详细地示出本实施例中的校准操作的流程图；以及
图10是示出在检测眼开口的右端的操作中用于期望值的比较的区域的构造的概念图。
具体实施方式
在下文中，将会参考附图描述根据本发明的存储器接口11。根据本发明的实施例的存储器接口11响应于数据选通信号控制来自于半导体存储器件的数据的读取/将数据写入半导体存储器件。在没有限制的情况下，本实施例中的存储器接口11能够应用于任何设备，并且被安装在设备中的半导体存储器件可以响应于数据选通信号。因此，在下面使用存储器接口11被安装在计算机系统1的情况作为示例，描述本实施例的操作和构造。在用于示出本实施例的操作和构造的图中，相同的附图标记被分配给相同的组件。
图3是示出本实施例中的被安装有存储器接口11的计算机系统1的构造的框图。计算机系统1是一种支持包括存储器接口11的芯片组的信息处理装置，并且能够执行此种输入、输出、存储、计算以及控制的功能。计算机系统1包括CPU(中央处理单元)2、存储器桥3、I/O桥4、存储器5、图形卡6、HDD 7、开关8、外围设备9以及本地I/O 10。
CPU 2是被提供在作为本实施例中的计算机系统1的信息处理装置的主体中的中央处理单元。CPU 2控制为计算机系统1所提供的各种单元并且处理数据。CPU 2解释并且计算从输入单元(未示出)接收到的数据，并且将计算结果输出至输出单元(未示出)。存储器桥3有时候被称为北桥，并且将CPU 2和存储器5进行互连以用于数据的桥接。存储器桥3还将CPU 2和扩展总线进行互连以用于数据的桥接。I/O桥4有时候被称为南桥，其整合各种I/O控制器，并且与扩展总线等等桥接数据。
存储器5被称为主存储器，并且存储数据和程序。存储器5具有CPU能够直接读取并且写入的区域。下面的实施例示出将存储器5是诸如DDR3 SDRAM的高速半导体存储器件来作为示例的情况。图形卡6是用于将数据显示在计算机系统1的输出设备(例如，液晶显示器)上的电路板。图形卡6通过存储器桥3被连接至CPU 2，并且响应于CPU 2的命令将数据显示提供给用户。HDD 7是甚至在掉电之后也能够保持信息的辅助存储器件。在本实施例中的计算机系统1中，除了HDD 7之外，诸如闪速存储器的非易失性半导体存储器件可以用作辅助存储器件。外围设备9是通过开关8被连接至I/O桥4的外部输入/输出设备。本地I/O 10是计算机系统1本身固有的外围设备。
如图3中所示，存储器桥3包括存储器接口11、CPU接口12以及图形接口13。存储器接口11被连接至存储器5，并且控制向存储器5写入的数据和从存储器5读取的数据。CPU接口12被连接至CPU 2，接收来自于CPU 2的命令，并且将数据提供给CPU 2。图形接口13被连接至图形卡6，并且控制将图像数据提供给图形卡6。
在下面将会描述存储器接口11的详细构造。图4A和图4B是示出存储器接口11的构造的框图。图4A示出存储器接口11的第一区域。图4B示出存储器接口11的第二区域。参考图4A和图4B，存储器接口11包括控制电路20、输入/输出缓冲器21、数据选通输入/输出缓冲器22、写入侧延迟电路23、读取侧延迟电路24、数据写入电路25、数据读取电路26、选择器27、边缘检测电路28、弹性缓冲器29以及DLL(延迟锁定环)30。在下面的描述中，当需要相互分辨具有相同功能的多个组件时，将分支号添加至各个附图标记。
输入/输出缓冲器21暂时地存储要被写入到存储器的数据和从存储器读出的数据。存储器接口11包括诸如第一输入/输出缓冲器21-1、第二输入/输出缓冲器21-2...第n个输入/输出缓冲器21-n的输入/输出缓冲器21。输入/输出缓冲器21中的每一个具有写入缓冲器和读取缓冲器。数据选通输入/输出缓冲器22暂时地保持数据选通信号DQS(被转化的数据选通信号DQSb)。数据选通读取缓冲器22包括数据选通读取缓冲器22a和数据选通写入缓冲器22b。
控制电路20被提供在存储器接口11中，并且控制要为存储器接口11中的各个电路设置的值和数据写入/读取时序。
写入侧延迟电路23延迟要被写入到存储器的数据。存储器接口11包括诸如第一写入侧延迟电路23-1、第二写入侧延迟电路23-2...第n个写入侧延迟电路23-n的写入侧延迟电路23。写入侧延迟电路23中的每一个被连接至输入/输出缓冲器21中的相应的一个的写入缓冲器。写入侧延迟电路23能够响应于从控制电路20供给的延迟控制信号来改变延迟时间。存储器接口11还包括写入侧数据选通延迟电路23-S。写入侧数据选通延迟电路23-S被连接至数据选通写入缓冲器22b。
读取侧延迟电路24延迟要从存储器读出的数据。存储器接口11包括诸如第一读取侧延迟电路24-1、第二读取侧延迟电路24-2、...第n个读取侧延迟电路24-n的读取侧延迟电路24。读取侧延迟电路24中的每一个被连接至输入/输出缓冲器21中的相应的一个的读取缓冲器。读取侧延迟电路24能够响应于从控制电路20供给的延迟控制信号来改变延迟时间。存储器接口11还包括读取侧数据选通延迟电路24-S。读取侧数据选通延迟电路24-s通过DLL电路30被连接至数据选通读取缓冲器22a。
在初始化状态下，DLL 30响应于从数据选通读取缓冲器22a供给的数据选通信号DQS来生成具有不同相位的两种类型的数据选通信号(在下文中被称为第一数据选通信号S90和第二数据选通信号S45)。
数据写入电路25将要被写入的写入数据供给到存储器中。存储器接口11包括诸如第一数据写入电路25-1、第二数据写入电路25-2、...第n个数据写入电路25-n的数据写入电路25。数据写入电路25分别被连接至相应的写入侧延迟电路23。数据写入电路25将并行数据转换成串行数据。
数据读取电路26将从存储器读出的读取数据输出至后级。存储器接口11包括诸如第一数据读取电路26-1、第二数据读取电路26-2、...第n个数据读取电路26-n的数据读取电路26。数据读取电路26分别被连接至相应的读取侧延迟电路24。数据读取电路26中的每一个响应于从读取侧数据选通延迟电路24-S供给的数据选通信号DQS(第一数据选通信号S90、第二数据选通信号S45)来读取数据。数据读取电路26还将串行数据转换成并行数据。
选择器27选择在初始化期间从控制电路20供给的测试模式和通常操作中的写入数据。存储器接口11包括诸如第一选择器27-1、第二选择器27-2、...第n个选择器27-n的选择器27。选择器27分别被连接至数据写入电路25。
基于从数据读取电路26中提供的数据，边缘检测电路28检测数据的边缘。存储器接口11包括诸如第一边缘检测电路28-1、第二边缘检测电路28-2、...第n个边缘检测电路28-n的边缘检测电路28。多个边缘检测电路中的每一个将检测结果提供给控制电路20。
弹性缓冲器29暂时地保持从数据读取电路26提供的数据并且然后，将数据提供给后级中的电路(例如，CPU)。存储器接口11包括诸如弹性缓冲器29-1、弹性缓冲器29-2、...弹性缓冲器29-n的弹性缓冲器29。为数据读取电路26分别提供了弹性电路29。
参考图4B，控制电路20具有偏斜控制器31、样式生成器32以及样式比较器33。偏斜控制器31控制数据选通信号DQS和数据DQ的相位。样式生成器32生成被写入存储器5的样式。样式比较器33将读取数据样式和写入数据样式进行比较。
在下面将会描述本实施例中的操作。图5是示出本实施例的操作的流程图。在初始化操作的执行的期间，本实施例中的存储器接口11根据图5中所示的程序执行校准操作。
参考图5，在步骤S101，存储器接口11在形成眼开口(时刻裕量)的时间处识别一个边缘(左边缘)的时刻。如图5中所示，存储器接口11将当眼开口出现在时间流中时的时间设置为边缘的时刻。在步骤S102，存储器接口11识别眼开口的另一个边缘(右边缘)的时刻。如图5中所示，存储器接口11将当眼开口在时间流中消失的时间设置为边缘的时刻。
接下来，在步骤S103，存储器接口11基于被识别的两个边缘的时刻设置数据选通信号DQS的操作时刻。这样，在初始化时使数据选通信号DQS和数据DQ的相位最优化。上述流程图示出首先识别了眼开口的左边缘的情况。本实施例中的存储器接口11的操作不限于此流程图中的操作，并且可以首先识别眼开口的右边缘。
在这里，将会详细地描述本实施例中的操作。图6是通过本实施例中的存储器接口11示出在校准操作中使用的数据的波形的图。在本实施例中，在初始化序列中使用了独立比特(1比特的孤立波)的数据和低频率的数据(其中具有相同符号的至少两个比特连续的数据)。
如图6中所示，低频率数据的频率分量倾向于低频率范围，并且根据样式能够检测到眼开口的左边缘，同时避免抖动。单个独立比特的数据是孤立波(例如，01000000)，其中仅1比特具有不同的逻辑值，并且它的频率分量如在PRBS中具有高频率范围内的数据分量。为此，由传输线的损耗而导致高频数据的衰减，数据质量劣化容易对其发生影响。由此，可以检测眼开口的右边缘和左边缘。
图7是详细地示出图5中的步骤S101处的操作的流程图。通过图7中所示的操作，存储器接口11检查眼开口的左边缘。在低频率的数据的写入和读取的同时，存储器接口11找到能够避免随意抖动的区域，即，在读取的情况下图10中的从RL0至RR1的区域。眼开口的左边缘对应于RL0。存储器接口11还找到能够写入数据的区域，即，在写入的情况下图10中的从WL0至WRO的区域。
参考图7，在步骤S201，存储器接口11的控制电路20中提供的偏斜控制器31将写入侧延迟电路23和读取侧延迟电路24的延迟设置为最小值。在步骤S202，控制电路20在通常模式下通过写入侧延迟电路23将低频率的数据写入存储器5。
在步骤S203，控制电路20指令读取侧延迟电路24来读取低频率的数据。响应于该指令，读取侧延迟电路24从存储器5读取低频率的数据。响应于读取操作，执行边缘检测序列。
在步骤S204，边缘检测电路28基于从读取侧延迟电路24供给的低频率的数据来检测边缘。边缘检测电路28将检测结果通知给控制电路20。
在步骤S205，基于来自于边缘检测电路28的通知，控制电路20确定是否检测到边缘。在将检测到边缘来作为确定的结果的情况下，控制流程结束。在确定没有检测到边缘来作为确定的结果的情况下，控制流程进入步骤S206。在步骤S206，控制电路20改变写入侧延迟电路23的延迟量。然后，控制流程返回到步骤S202，并且低频率的数据通过写入侧延迟电路23被写入存储器5。
图8示出上述边缘检测操作的时序图。如图8中所示，存储器接口11当在S-ATA(串行高级技术附件)中使用时，以不同相位(在这里，45度和90度)的多个时钟锁存相同的数据，并且通过相互比较相位来检测相位或者边缘。这时，可以充分地检测边缘，并因此，不需要已经正常地写入的低频率的数据。例如，即使当尝试写入“11001100”，但是由于数据选通信号DQS的偏移而错误地写入“11100100”时，存在至少三个边缘变点。因此，能够进行边缘检测。
图9是详细地示出图5中的步骤S102的操作的流程图。通过图9中所示的操作，存储器接口11检测眼开口的右边缘。使用独立比特的样式，存储器接口11检测如下的区域，在其中，能够正常地读取/写入数据，并且考虑由于ISI(符号间干扰)的劣化，即，图10中从RL0至RR1’的区域和从WL0’至WR0’的区域。在这里，眼开口的右边缘对应于RR1’。
图10是示出在检测眼开口的右边缘的操作中的用于期望值的比较的区域的构造的概念图。图10示出在低频率下通过边缘检测而检测到的区域和根据独立比特的期望值而详细地检测到的区域。
根据在写入的情况下能够写入数据的区域的识别和低频率的数据的读取的情况下眼开口的左边缘的识别，确定在低频率中通过边缘检测而检测到的区域。根据在写入的情况下眼开口的左边缘的和右边缘的识别以及在独立比特的数据的读取的情况下的眼开口的右边缘的识别，确定根据独立比特比较的期望值而详细地检测到的区域。
如图10中所示，在读取的情况下鉴别眼开口的左侧的位置。为此，当不存在1UI(单位间隔)的偏移时，数据的读取从不失败。这意味着存在在与期望值相对应的区域的检测期间不能够适当地读取被写入数据的1UI或者多个UI的偏移。
返回到图9，在步骤S301，存储器接口11的控制电路20将写入侧延迟电路23和读取侧延迟电路24的延迟设置为最小值。在步骤S302，控制电路20在通常模式下通过写入侧延迟电路23将独立比特的数据写入存储器5。
在步骤S303，存储器接口11读取独立比特的数据。响应于读取操作，执行期望值比较序列。在步骤S304，控制从读取侧延迟电路24提供的独立比特的数据的延迟位置。
在步骤S305，控制电路20确定是否检测到与期望值相对应的区域。对于数据的期望值比较，使用转换之后的并行数据。为此，由于即使在控制流程中进行比特偏移(即，存在1UI的偏移)的情况下也结束边缘的检测，所以基于检测的边缘进行校准。当确定检测到区域时，控制流程结束。当确定没有检测到区域时，控制流程进入步骤S306。
在步骤S306，当在与期望值相对应的区域的检测的期间不能够适当地读取被写入的数据时，将相位偏移1UI，并且再次开始区域的检测。
本实施例中的存储器接口11不要求安全地切换通常模式“运行”中的时钟的模式和分频比的功能，也不要求测试电路。当低频率的数据被写入时，即使存储器接口11不能执行正常写入，不管数据的遗漏，数据也可以被写入。在使用低频率的数据的边缘检测序列中，当读取数据时，仅检测到数据的边缘。由于在不依赖于序列中的数据的期望值比较的情况下检测偏斜，所以在读取中能够检测到眼开口的左侧。另外，即使当写入失败时，在期望值比较(读取的校准)序列中，通过边缘检测能够检测到眼开口。从而，测试的数目能够被减少到两次(“读取的校准”和“写入的校准”)。
此外，由于本实施例中的计算机系统1仅需要检测眼开口的右和左边缘，所以样式长度可以较小。换言之，用于写入读取校准所需的PRBS样式(样式的数目＝127)的存储空间是不必要的。为此，能够减少在初始化时用于存储校准中的测试数据的存储空间。
已经具体地描述了本发明的实施例。尽管DDR接口能够以Gbps频带来执行高速通信，但是其传输模式是CMOS(电压)。因此，通过反映和ISI引起的数据质量的劣化大，并且劣化量占据数据的1比特长度的一半或者更大。另外，利用工艺中的小型化，由于接口中的晶体管的相对精确度中的变化产生的数据比特之间的延迟差已经变得相当的大。此外，需要为多种使用任意地设置基板上的布线长度/形式，并且响应时间(飞行时间)需要覆盖1比特长度或者更多。
根据本发明，能够在数据质量劣化的情况下可靠地读取/写入数据的电路被集成在接口侧面中。在读取/写入时在数据选通信号DQS和数据DQ的延迟量中存在差(偏斜)时，本实施例中的存储器接口11通过控制并且执行关于接口侧的测试流程，在读取/写入的最短时间内能够找到最优值。
本发明不限于上述实施例，并且在不偏离于本发明的主题的情况下，可以对其进行各种修改。