限漏流的高鲁棒亚阈值存储单元电路.pdf

一种限漏流的高鲁棒亚阈值存储单元电路，设有包括两个PMOS管P1及P2，十个NMOS管N1～N10，共12个晶体管，其中，P1、N3、N5和P2、N4、N6分别构成第一、第二两个反相器，两个反相器交叉耦合连接，关断管N1、N2用来连接两个反相器到电源的通路，反馈管N7、N8根据输入信号自动调节两个反相器的翻转阈值电压；N9和N10是存储单元的匹配晶体管，N9的源、漏端中任一端连接第一反相器的输出端，其另一端连接位线；NMOS管N10的源、漏端中任一端连接第二反相器的输出端，其另一端连接位线非；N9、N10的栅端分别连接字线。

权利要求书
1.  一种限漏流的高鲁棒亚阈值存储单元电路，其特征在于：设有包括两个PMOS管P1及P2，十个NMOS管N1～N10，共12个晶体管，其中，P1、N3、N5和P2、N4、N6分别构成第一、第二两个反相器，两个反相器交叉耦合连接；其中，第一反相器中：P1的漏端与N3的源端连接且此连接点作为第一反相器的输出端，N3的漏端与N5的源端连接，P1、N3及N5的栅端连接在一起且它们的连接点作为第一反相器的输入端；同理，第二反相器中：P2的漏端与N4的源端连接且此连接点作为第二反相器的输出端，N4的漏端与N6的源端连接，P2、N4及N6的栅端连接在一起且它们的连接点作为第二反相器的输入端；第一反相器中N5的漏端与第二反相器中N6的漏端连接在一起并接地，第一反相器中P1的源端与N1的漏端连接，第二反相器中P2的源端与N2的漏端连接，N1与N2的源端连接在一起并接电源，N1与N2的栅端分别与第一、第二两个反相器的输出端相连接，第一反相器的输出端与第二反相器的输入端连接，第二反相器的输出端与第一反相器的输入端连接；NMOS管N7的栅端与第一反相器的输出端连接，N7的漏端接电源，N7的源端与第一反相器中N3的漏端及N5的源端连接在一起；NMOS管N8的栅端与第二反相器的输出端连接，N8的漏端接电源，N8的源端与第二反相器中N4的漏端及N6的源端连接在一起；NMOS管N9的源、漏端中任一端连接第一反相器的输出端，其另一端连接位线；NMOS管N10的源、漏端中任一端连接第二反相器的输出端，其另一端连接位线非；N9、N10的栅端分别连接字线；
上述存储单元电路中，PMOS管P1是第一反相器上拉驱动部件，串联的NMOS管N3、N5是第一反相器下拉驱动部件，以此同时，P2是是第二反相器上拉驱动部件，串联的N4、N6是第二反相器下拉驱动部件；关断管N1、N2用来连接两个反相器到电源的通路，通过两个反相器内部信号的调节，关断管N1、N2动态关断从电源电压到低的直流通路，以减小存储单元内部漏电流；反馈管N7、N8根据输入信号自动调节两个反相器的翻转阈值电压；N9和N10是存储单元的匹配晶体管。

说明书限漏流的高鲁棒亚阈值存储单元电路
技术领域
本发明涉及亚阈值工作区域下的存储单元，尤其是一种限漏流的高鲁棒亚阈值存储单元电路。它可以使得存储单元阵列的最小能耗电点进一步降低到200mV左右，是目前已知存储单元阵列中能耗最低的存储单元。
背景技术
存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。
亚阈值设计是当前超低功耗设计的热门。通过降低电源电压(Vdd)进入电路的亚阈值区域——Vdd小于阈值电压(Vth)，使得系统工作在电路的线性区，进而显著降低系统的动态、静态功耗。亚阈值存储单元阵列的设计更是凸显了亚阈值设计的低功耗优越性。但是在具体的实现过程人们发现受漏电流的影响最低能耗点并不会随着电源电压的降低而降低。如图1所示
任意电路消耗的每次操作消耗的功耗：
ETOTAL＝EDYN+ELEAK＝CeffVdd2+WeffIleakVddtdLDP
EDYN＝CeffVdd2
ELEAK＝WeffIleakVddtdLDP
EDYN和ELEAK为每次操作的动态功耗和漏流功耗。Ceff和Weff为等效电容和相对宽度。td和Ileak为特征反相器的延迟和漏流。LDP是等效到反相器的逻辑深度。随着Vdd的减小，动态功耗以平方的关系下降。由于DIBL效应，反相器的漏流会随着Vdd的下降而下降，同时td也会由于电源电压进入subthreshold领域而呈指数级增长。从而漏流功耗会随着电源电压的下降而呈上升趋势。相反变化的EDYN和ELEAK使得电路存在一个最优的电源电压Vddopt，使得系统的整体能耗最低。
Vddopt的选择取决于动态功耗和漏流功耗在系统中所占的比例。由于存储单元阵列本身具有的互补特点，单元内漏电流始终存在，漏流能耗较大，因而与常规的数字电路相比，存储单元阵列的Vddopt会根据实际情况选取较大的值。所以，管理存储单元的静态漏电流是低功耗设计的关键点。通过静态漏电流进一步降低电源电压到数据保持电压(dataretention voltage，DRV)，存储单元阵列的能耗将被显著的降低。但是电源电压的降低又会使得存储单元受工艺偏差的影响变大。
采用亚阈值设计技术可以成平方项关系降低系统功耗。作为现代化数字设计中不可缺少的部分和系统设计的功耗瓶颈，亚阈值存储电路的设计已经证实了存储单元的动态功耗，静态功耗可以随着电源电压的下降成平方项减少。但是受存储单元阵列的高漏电流功耗的影响，最优能耗点的电源电压是目前已知数字逻辑中最高的。为了解决这一问题，最大化节省能耗，管理存储单元的静态漏电流，使得存储单元阵列最优能耗点的电源电压进一步降低成为本发明的关键点。但是电源电压的降低又会使得存储单元受工艺偏差的影响。
发明内容
本发明的目的是克服现有技术之缺陷，针对亚阈值电路的实际特点设计了一种限漏流的高鲁棒亚阈值存储单元电路，它能在超低电源电压工作同时又具有较强的工艺偏差容忍度，最小化电路的漏电流，无需消耗额外的动态功耗，且可与传统的存储单元直接替换。
为实现以上目的，本发明采用的技术方案如下：
一种限漏流的高鲁棒亚阈值存储单元电路，其特征在于：设有包括两个PMOS管P1及P2，十个NMOS管N1～N10，共12个晶体管，其中，P1、N3、N5和P2、N4、N6分别构成第一、第二两个反相器，两个反相器交叉耦合连接；其中，第一反相器中：P1的漏端与N3的源端连接且此连接点作为第一反相器的输出端，N3的漏端与N5的源端连接，P1、N3及N5的栅端连接在一起且它们的连接点作为第一反相器的输入端；同理，第二反相器中：P2的漏端与N4的源端连接且此连接点作为第二反相器的输出端，N4的漏端与N6的源端连接，P2、N4及N6的栅端连接在一起且它们的连接点作为第二反相器的输入端；第一反相器中N5的漏端与第二反相器中N6的漏端连接在一起并接地，第一反相器中P1的源端与N1的漏端连接，第二反相器中P2的源端与N2的漏端连接，N1与N2的源端连接在一起并接电源，N1与N2的栅端分别与第一、第二两个反相器的输出端相连接，第一反相器的输出端与第二反相器的输入端连接，第二反相器的输出端与第一反相器的输入端连接；NMOS管N7的栅端与第一反相器的输出端连接，N7的漏端接电源，N7的源端与第一反相器中N3的漏端及N5的源端连接在一起；NMOS管N8的栅端与第二反相器的输出端连接，N8的漏端接电源，N8的源端与第二反相器中N4的漏端及N6的源端连接在一起；NMOS管N9的源、漏端中任一端连接第一反相器的输出端，其另一端连接位线BL；NMOS管N10的源、漏端中任一端连接第二反相器的输出端，其另一端连接位线非NBL；N9、N10的栅端分别连接字线；
上述存储单元电路中，PMOS管P1是第一反相器上拉驱动部件，串联的NMOS管N3、N5是第一反相器下拉驱动部件，以此同时，P2是是第二反相器上拉驱动部件，串联的N4、N6是第二反相器下拉驱动部件；关断管N1、N2用来连接两个反相器到电源的通路，通过两个反相器内部信号的调节，关断管N1、N2动态关断从电源电压到低的直流通路，以减小存储单元内部漏电流；反馈管N7、N8根据输入信号自动调节两个反相器的翻转阈值电压；N9和N10是存储单元的匹配晶体管。
由于电路的工作状态决定了N9、N10两个晶体管的源端与漏端之间是可以互相动态转化的，可随着与此源、漏两端分别对应连接的两连接端的电位变化而自动转换。因此N9、N10的源端与漏端可与其对应的连接端任意相连。
与现有技术相比，本发明具有以下优点及显著效果：
(1)是目前已知的亚阈值存储单元中唯一一个控制漏电流的亚阈值存储单元。
(2)动态关断管N1和N2的特殊连接无需外围辅助电路的配合即可达到漏电流控制目的。
(3)本发明的特殊连接使得无须增加动态功耗即可降低漏电流功耗。
(4)双端读、双端写的连接方式使得本发明的亚阈值存储单元可以直接放置在超阈值存储单元阵列的外围辅助电路中，达到系统的直接替换。
(5)根据状态动态调整存储单元翻转点的设计，避免了常规设计中提高读能力将抑制存储单元写能力，提高写能力又会影响读能力的尴尬。
附图说明
图1是存储单元阵列最低能耗点示意图；
图2是本发明限漏流的高鲁棒亚阈值存储单元电路；
图3是不同电源电压下，限漏流的高鲁棒亚阈值存储单元与传统设计的写翻转点电压比较；
图4是400mV电源电压下，限漏流的高鲁棒亚阈值存储单元的保持噪声容限；
图5是400mV电源电压下，传统设计存储单元的保持噪声容限；
图6是400mV电源电压下，限漏流的高鲁棒亚阈值存储单元读噪声容限；
图7是400mV电源电压下，传统设计存储单元的读噪声容限。
具体实施方式
参看图2：
A.写操作
由于亚阈值区电电路的过驱动电压变小，负载电容变大以及工艺的不稳定，亚阈值存储单元就很难保持足够的写噪声容限。本文设计的亚阈值存储单元利用在写过程中破坏的存储单元内部正反馈以及减弱下拉能力的方法能够有效改善存储单元的可写性。
设存储单元初始值为：Q＝“0”，Q非点Q＝“1”。假定往Q非节点写“0”，位线BL和和位线的非NBL被强置为“1”和“0”。字线WL就变为高电平，Q非点Q点放电直至P1管导通。这样，N1的源端和Q点电位，Vgs＝“0”，N1关闭。这有利于切断存储单元的反馈回路。在翻转过程中，Q点从状态“0”变为“1”，反馈管N7能提高Q35点的电压值。所有这些都使得写操作变更容易。
串联的N3和N5减弱了Q点的下拉能力。与传统的6管存储单元相比，本文设计的存储单元更有效的抑制了在输入变化的情况下下拉管的下拉作用。模拟结果表明，与传统亚阈值存储单元相比，本文设计的存储单元具有较高的写翻转点，具有较强的写能力(图3)。
B.空闲模式
在空闲模式下，为减少漏电流功耗，存储单元内部从电源到地的直流通路被关断管N1、N2关断。然而，为保护位单元中存储的信号，存储单元内部必须有一定的维持电流。因此必须很仔细的设计关断管的尺寸。比较了低电源电压下的保持噪声容限。通过仿真表明本文设计的存储单元结构具有更好的保持噪声容限。在IBM0.13um工艺下，本发明的存储单元在400mv下的保持噪声容限为238mv(图4)，而基于传统的6T存储单元的保持噪声容限为166mv(图5)，前者比后者者胜出43.4％。
因为关断管N1、N2的引入即不会给字线引入额外的负载也不需加入模式转换电路，因而对系统的动态功耗和写入时间不会产生影响。也就是说本发明的存储单元电路在空闲模式下在不增加动态功耗前提下降低了漏电流功耗。即，本发明在亚阈值低功耗的基础上解决了静态漏流带来的一系列问题。
C.读操作
在读操作中，只要存储“1”的点放电至“0”，反馈管N7、N8会根据输入信号自动调节，提高存储单元的翻转电压。本发明采用差分电路的工作模式维持存储单元的逻辑状态“1”，从而提高抗噪能力。与传统的6T结构相比，本文的设计在读噪声容限上有56％的改进，详见图6、图7。