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1、(10)申请公布号 CN 103544994 A (43)申请公布日 2014.01.29 CN 103544994 A (21)申请号 201210308712.0 (22)申请日 2012.08.27 101124724 2012.07.10 TW G11C 29/38(2006.01) (71)申请人 慧荣科技股份有限公司 地址 中国台湾新竹县竹北市台元街 36 号 8 楼之 1 (72)发明人 欧旭斌 (74)专利代理机构 上海专利商标事务所有限公 司 31100 代理人 郭蔚 (54) 发明名称 快闪存储器控制器、 快闪存储器侦错方法 (57) 摘要 一种快闪存储器控制器， 包括 ：。
2、 一读写单元， 连接一快闪存储器， 并用以执行一写入指令或一 读取指令 ； 一状态单元， 用以判断快闪存储器控 制器的状态 ； 一处理单元， 连接读写单元与状态 单元， 用以控制读写单元 ； 以及一辅助单元， 连接 一第一数据线、 一第二数据线与处理单元， 用以接 收并储存来自处理单元的一字串， 其中当快闪存 储器控制器完成写入数据传输后， 辅助单元通过 第一数据线与第二数据线输出字串。 (30)优先权数据 (51)Int.Cl. 权利要求书 4 页 说明书 5 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书4页 说明书5页 附图3页 (10)申请公布。
3、号 CN 103544994 A CN 103544994 A 1/4 页 2 1. 一种快闪存储器控制器， 包括 ： 一读写单元， 连接一快闪存储器， 并用以执行一写入指令或一读取指令 ； 一状态单元， 用以判断该快闪存储器控制器的状态 ； 一处理单元， 连接该读写单元与该状态单元， 用以控制该读写单元 ； 以及 一辅助单元， 连接一第一数据线、 一第二数据线与该处理单元， 用以接收并储存来自该 处理单元的一字串， 其中当该快闪存储器控制器完成写入数据传输后， 该辅助单元通过该 第一数据线与该第二数据线输出该字串。 2. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 当该快闪存储。
4、器控制器处 于忙碌状态时， 该状态单元输出一启动信号给该辅助单元。 3. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 当该辅助单元收到一休眠 信号时， 该辅助单元暂停运作。 4. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该处理单元控制该读写单 元的操作包含该处理单元指示该读写单元执行该写入指令。 5. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该处理单元控制该读写单 元的操作包含该处理单元指示该读写单元执行该读取指令。 6. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 一侦错单元接收器连接至 该第一数据线与该第二数据线。 7. 根据。
5、权利要求 6 所述的快闪存储器控制器， 其特征在于， 该侦错单元接收器系用以 接收该字串。 8. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该辅助单元通过该第一数 据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。 9. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该辅助单元系以反相信号 通过该第一数据线与该第二数据线输出该字串。 10. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该辅助单元在该字串中加 入同位核对码。 11. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该辅助单元以一预设波特 速率输出该字串至一侦错装。
6、置， 并且该预设波特速率相异于该状态单元与一主控装置之间 的传输速度。 12. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该读写单元包括 ： 一快闪存储器存取状态机， 用以从该快闪存储器读取一处理数据 ； 以及 一静态随机存取存储器， 用以储存该处理数据。 13. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该完成写入数据传输系指 完成在该第一数据线与该第二数据线的写入数据传输。 14. 根据权利要求 1 所述的快闪存储器控制器， 其特征在于， 该第一数据线为 DAT1， 且 该第二数据线为 DAT2。 15. 根据权利要求 1 所述的快闪存储器控制器， 其特征在。
7、于， 该辅助单元更连接一第三 数据线， 且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的写入数据 传输是否完成。 16. 根据权利要求 15 所述的快闪存储器控制器， 其特征在于， 该第三数据线为 DAT0。 权 利 要 求 书 CN 103544994 A 2 2/4 页 3 17. 一种快闪存储器侦错方法， 适用于具有一读写单元、 一状态单元和一处理单元的一 快闪存储器控制器与一快闪存储器， 包括 ： 通过该快闪存储器控制器的一辅助单元接收并储存来自该处理单元的一字串 ； 通过该状态单元判断该快闪存储器控制器的状态 ； 以及 当该快闪存储器控制器完成写入数据传输后， 通过该辅。
8、助单元通过一第一数据线与一 第二数据线输出该字串。 18. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 更包括 ： 当该快闪存储器控制器处于忙碌状态时， 从该状态单元输出一启动信号给该辅助单 元。 19. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 更包括 ： 当该辅助单元收到一休眠信号时， 暂停该辅助单元的运作。 20. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 该处理单元指示该读 写单元执行该写入指令。 21. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 该处理单元指示该读 写单元执行该读取指令。 22. 根据权利要。
9、求 17 所述的快闪存储器侦错方法， 其特征在于， 该字串由该处理单元 输出至该辅助单元。 23. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元通过该第 一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。 24. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元系以反相 信号通过该第一数据线与该第二数据线输出该字串。 25. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元在该字串 中加入同位核对码。 26. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元以一预设 波特速率。
10、输出该字串至一侦错装置， 并且该预设波特速率相异于该状态单元与一主控装置 之间的传输速度。 27. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 该完成写入数据传输 系指完成在该第一数据线与该第二数据线的写入数据传输。 28.根据权利要求17所述的快闪存储器侦错方法， 其特征在于， 该第一数据线为DAT1， 且该第二数据线为 DAT2。 29. 根据权利要求 17 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元更连接一 第三数据线， 且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的写入 数据传输是否完成。 30.根据权利要求29所述的快闪存储器侦错方法， 其。
11、特征在于， 该第三数据线为DAT0。 31. 一种快闪存储器控制器， 包括 ： 一读写单元， 连接一快闪存储器， 并用以执行一写入指令或一读取指令 ； 一状态单元， 系用以判断该快闪存储器控制器的状态 ； 一处理单元， 连接该读写单元与该状态单元， 并且用以控制该读写单元 ； 以及 一辅助单元， 连接一第一数据线、 一第二数据线、 与该处理单元， 该辅助单元系用以接 权 利 要 求 书 CN 103544994 A 3 3/4 页 4 收并储存来自该处理单元的一字串， 其中当该快闪存储器控制器启动读取数据传输前， 该 辅助单元通过该第一数据线与该第二数据线输出该字串。 32. 根据权利要求 3。
12、1 所述的快闪存储器控制器， 其特征在于， 当该快闪存储器控制器 处于存取延迟时间时， 该状态单元输出一启动信号给该辅助单元。 33. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 当该辅助单元收到一休 眠信号时， 该辅助单元暂停运作。 34. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 该处理单元控制该读写 单元的操作包含该处理单元指示该读写单元执行该写入指令。 35. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 该处理单元控制该读写 单元的操作包含该处理单元指示该读写单元执行该读取指令。 36. 根据权利要求 31 所述的快闪存储器控制器， 其。
13、特征在于， 一侦错单元接收器系连 接该第一数据线与该第二数据线。 37. 根据权利要求 36 所述的快闪存储器控制器， 其特征在于， 该侦错单元接收器系用 以接收该字串。 38. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 该辅助单元通过该第一 数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。 39. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 该辅助单元系以反相信 号通过该第一数据线与该第二数据线输出该字串。 40. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 该辅助单元在该字串中 加入同位核对码。 41. 根据权利要求 3。
14、1 所述的快闪存储器控制器， 其特征在于， 该辅助单元以一预设波 特速率输出该字串至一侦错装置， 并且该预设波特速率相异于该状态单元与一主控装置之 间的传输速度。 42. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 该读写单元包括 ： 一快闪存储器存取状态机， 用以从该快闪存储器读取该处理数据 ； 以及 一静态随机存取存储器， 用以储存该处理数据。 43. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 该启动读取数据传输系 指启动在该第一数据线与该第二数据线的读取数据传输。 44.根据权利要求31所述的快闪存储器控制器， 其特征在于， 该第一数据线为DAT1， 且。
15、 该第二数据线为 DAT2。 45. 根据权利要求 31 所述的快闪存储器控制器， 其特征在于， 该辅助单元更连接一第 三数据线， 且该辅助单元根据该第三数据线判断在该第一数据线与该第二数据线的读取数 据传输是否被启动。 46. 根据权利要求 45 所述的快闪存储器控制器， 其特征在于， 该第三数据线为 DAT0。 47. 一种快闪存储器侦错方法， 适用于具有一读写单元、 一状态单元和一处理单元的一 快闪存储器控制器与一快闪存储器， 包括 ： 通过该快闪存储器控制器的一辅助单元接收并储存来自该处理单元的一字串 ； 通过该状态单元判断该快闪存储器控制器的状态 ； 以及 当该快闪存储器控制器启动读。
16、取数据传输前， 通过该辅助单元通过一第一数据线与一 权 利 要 求 书 CN 103544994 A 4 4/4 页 5 第二数据线输出该字串。 48. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 更包括 ： 当该快闪存储器控制器处于存取延迟时间时， 从该状态单元输出一启动信号给该辅助 单元。 49. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 更包括 ： 当该辅助单元收到一休眠信号时， 暂停该辅助单元的运作。 50. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 该处理单元指示该读 写单元执行该写入指令。 51. 根据权利要求 47 所述的。
17、快闪存储器侦错方法， 其特征在于， 该处理单元指示该读 写单元执行该读取指令。 52. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 该字串由该处理单元 输出至该辅助单元。 53. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元通过该第 一数据线与该第二数据线以符合通用非同步接收发送器规范的方式输出该字串。 54. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元系以反相 信号通过该第一数据线与该第二数据线输出该字串。 55. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元在该字串 中加入同位核对码。 。
18、56. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元以一预设 波特速率输出该字串至一侦错装置， 并且该预设波特速率相异于该状态单元与一主控装置 之间的传输速度。 57. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 该启动读取数据传输 系指启动在该第一数据线与该第二数据线的读取数据传输。 58.根据权利要求47所述的快闪存储器侦错方法， 其特征在于， 该第一数据线为DAT1， 且该第二数据线为 DAT2。 59. 根据权利要求 47 所述的快闪存储器侦错方法， 其特征在于， 该辅助单元更连接一 第三数据线， 且该辅助单元根据该第三数据线判断在该第一数。
19、据线与该第二数据线的读取 数据传输是否被启动。 60.根据权利要求59所述的快闪存储器侦错方法， 其特征在于， 该第三数据线为DAT0。 权 利 要 求 书 CN 103544994 A 5 1/5 页 6 快闪存储器控制器、 快闪存储器侦错方法 【技术领域】 0001 本发明有关于快闪存储器装置， 特别是有关于一种嵌入式快闪存储器装置。 【背景技术】 0002 非挥发快闪存储器 (non-volatile memory) 被广泛使用在很多应用中， 例如固态 硬盘 (solid-state disk， SSD)、 存储卡、 数字相机、 数字摄影机、 多媒体播放器、 移动电话、 电脑和许多其他电。
20、子装置。 0003 然而， 当储存在快闪存储器中的处理数据 ( 例如韧体 firmware) 遗失或受损时 ( 亦或者设计错误 )， 会导致快闪存储器控制器的处理单元无法正常操作， 使得使用者无法 读取快闪存储器中的内容。 因此， 亟需要一种快闪存储器控制器， 使得当储存在快闪存储器 中的处理数据有错误 (bug) 时， 可分析快闪存储器的数据并确认错误所在。 【发明内容】 0004 有鉴于此， 本申请一种快闪存储器控制器， 包括 ： 一读写单元， 连接一快闪存储器， 并用以执行一写入指令或一读取指令 ； 一状态单元， 用以判断快闪存储器控制器的状态 ； 一处理单元， 连接读写单元与状态单元，。
21、 用以控制读写单元 ； 以及一辅助单元， 连接一第一 数据线、 一第二数据线与处理单元， 用以接收并储存来自处理单元的一字串， 其中当快闪存 储器控制器完成写入数据传输后， 辅助单元通过第一数据线与第二数据线输出字串。 0005 本申请亦提供一种快闪存储器侦错方法， 适用于具有一读写单元、 一状态单元和 一处理单元的一快闪存储器控制器与一快闪存储器， 包括 ： 通过快闪存储器控制器的一辅 助单元接收并储存来自处理单元的一字串 ； 通过状态单元判断快闪存储器控制器的状态 ； 以及当快闪存储器控制器完成写入数据传输后， 通过辅助单元通过一第一数据线与一第二 数据线输出字串。 0006 本申请亦提供。
22、一种快闪存储器控制器， 包括 ： 一读写单元， 连接一快闪存储器， 并 用以执行一写入指令或一读取指令 ； 一状态单元， 系用以判断快闪存储器控制器的状态 ； 一处理单元， 连接读写单元与状态单元， 并且用以控制读写单元 ； 以及一辅助单元， 连接一 第一数据线、 一第二数据线、 与处理单元， 辅助单元系用以接收并储存来自处理单元的一字 串， 其中当快闪存储器控制器启动读取数据传输前， 辅助单元通过第一数据线与第二数据 线输出字串。 0007 本申请亦提供一种快闪存储器侦错方法， 适用于具有一读写单元、 一状态单元和 一处理单元的一快闪存储器控制器与一快闪存储器， 包括 ： 通过快闪存储器控制。
23、器的一辅 助单元接收并储存来自处理单元的一字串 ； 通过状态单元判断快闪存储器控制器的状态 ； 以及当快闪存储器控制器启动读取数据传输前， 通过辅助单元通过一第一数据线与一第二 数据线输出字串。 0008 为了让本发明的上述和其他目的、 特征、 和优点能更明显易懂， 下文特举一较佳实 施例， 并配合所附图示， 作详细说明如下 ： 说 明 书 CN 103544994 A 6 2/5 页 7 【附图说明】 0009 图 1 是本申请的快闪存储器控制器 190 的一示意图 ； 0010 图 2 是本申请的快闪存储器系统 200 的一示意图 ； 0011 图 3 是本申请的嵌入式快闪存储器状态机的一。
24、读取时序图 ； 0012 图 4 是本申请的嵌入式快闪存储器状态机的一写入时序图 ； 0013 图 5 是本申请的安全数字存储卡状态机的一写入时序图 ； 0014 图 6 是本申请的快闪存储器侦错方法的一流程图 ； 以及 0015 图 7 是本申请的快闪存储器侦错方法的另一流程图。 0016 【主要元件符号说明】 0017 190、 290 ： 快闪存储器控制器 ； 0018 110、 210 ： 读写单元 ； 0019 120、 220 ： 状态单元 ； 0020 130、 230 ： 处理单元 ； 0021 140、 240 ： 辅助单元 ； 0022 150、 250 ： 快闪存储器 ；。
25、 0023 160、 260 ： 传输通道 ； 0024 270 ： 主控装置 ； 0025 280 ： 侦错装置 ； 0026 281 ： 侦测单元 ； 0027 282 ： 接收单元 ； 0028 190、 290 ： 快闪存储器控制器 ； 0029 111、 211 ： 快闪存储器存取状态机 ； 0030 112、 212 ： 静态随机存取存储器 ； 0031 CLK ： 时钟信号线 ； 0032 CMD ： 命令信号线 ； 0033 DM1、 DM2 ： 侦错消息 ； 0034 ES ： 致能信号 ； 0035 PD ： 处理数据 ； 0036 DAT0 DAT3 ： 数据线 ； 00。
26、37 200 ： 快闪存储器系统 ； 0038 P1 P3 ： 周期。 【具体实施方式】 0039 前文已对本发明做各特征的摘要， 请参考本文及附图， 于此将做更详细的描述。 本 发明配合附图做详细的描述， 然而非用以限制本发明。 相反的， 在不脱离后附的申请专利范 围中所界定的范围及精神， 本发明当可做所有型式的更动及润饰。 0040 图 1 是本申请的快闪存储器控制器 190 的一示意图。如图 1 所示， 快闪存储器控 制器 190 包括一读写单元 (read/write unit)110、 一状态单元 (state machine)120、 一处 说 明 书 CN 103544994 A。
27、 7 3/5 页 8 理单元 130 和一辅助单元 (auxiliary unit)140。读写单元 110 连接一快闪存储器 150， 并 用以执行一写入指令或一读取指令。处理单元 130 控制读写单元 110 的操作包含处理单元 130 指示读写单元 110 执行写入指令和读取指令。 0041 详细而言， 读写单元 110 包括一快闪存储器存取状态机 (flash access state machine)111 和一静态随机存取存储器 (static random access memory,SRAM)112。快闪 存储器存取状态机 111 耦接于处理单元 130 和快闪存储器 150 。
28、之间， 用以执行一写入指令 或一读取指令。快闪存储器 150 可以是反及栅型 (NAND) 快闪存储器 (flash memory) 或反 或栅型 (NOR) 快闪存储器。 0042 另外， 快闪存储器存取状态机 111 输出存取信号至快闪存储器 150， 存取信号可包 括晶片致能信号 (CE#)、 命令锁存 (latch) 致能信号 (CLE)、 位址锁存致能信号 (ALE)、 写入 致能信号(WE#)、 读取致能信号(RE#)及待命忙碌信号(R/B#)。 静态随机存取存储器112 耦接至快闪存储器存取状态机 111、 状态单元 120 和处理单元 130， 用以储存任何来自于状 态单元 1。
29、20 或处理单元 130 的数据。 0043 状态单元 120 耦接于处理单元 130 与主控装置 (host)( 如图 2 的主控装置 270) 之间， 并且状态单元120通过符合嵌入式快闪存储器规范的一传输通道160与主控装置170 进行通信。换言之， 主控装置 170 为嵌入式快闪存储器主控装置。状态单元 120 为一嵌入 式快闪存储器状态机 (embeded multi media card state machine,EMMC state machine) 及/或一安全数字存储卡状态机(secure digital memory card state machine,SD state。
30、 machine) 0044 状态单元 120 用以判断快闪存储器控制器 190 的状态。处理单元 130 连接读写单 元 110 与状态单元 120， 用以控制读写单元 110。辅助单元 140 连接数据线 DAT1、 DAT2 与处 理单元 130， 用以接收并储存来自处理单元 130 的侦错消息 DM1， 其中侦错消息 DM1 包含字 串 (string)ST。当辅助单元 140 收到一休眠信号时， 辅助单元 140 暂停运作。需说明的是， 当状态单元 120 为安全数字存储卡状态机时， 传输通道 160 包括一时钟信号线 CLK、 一命令 信号线 CMD 和多个数据线 DAT0 DAT。
31、3。当状态单元 120 为嵌入式快闪存储器状态机时， 传 输通道 160 包括时钟信号线 CLK、 命令信号线 CMD 和多个数据线 DAT0 DAT7。 0045 当快闪存储器控制器 190 完成写入数据传输后 ( 例如忙碌状态 (busy status) 周 期或循环冗余核对状态 (Cyclical Redundancy Check status， CRC status)， 状态单元 120 输出一启动信号 ES 给辅助单元 140， 辅助单元 140 通过数据线 DAT1 与 DAT2 输出侦错 消息 DM2( 含有字串 ST) 至一侦错装置 ( 如图 2 的侦错装置 280)。更进一步。
32、来说， 完成写 入数据传输系指完成在数据线 DAT1 与 DAT2 的写入数据传输。在某些实施例中， 辅助单元 140 亦可连接数据线 DAT0， 并且根据数据线 DAT0 的信号来判断在数据线 DAT1 与 DAT2 的写 入数据传输是否完成。 0046 在某些实施例中， 在快闪存储器控制器 190 启动读取数据传输前 ( 例如在存取延 迟时间 (access time delay)， 状态单元 120 输出启动信号 ES 给辅助单元 140， 辅助单元 140 通过数据线 DAT1 与 DAT2 输出字串 ST。进一步来说， 启动读取数据传输系指启动在数 据线 DAT1 与 DAT2 的读。
33、取数据传输。在某些实施例中， 辅助单元 140 亦可连接数据线 DAT0， 并且根据数据线 DAT0 的信号来判断在数据线 DAT1 与 DAT2 的读取数据传输是否被启动。 0047 图 2 是本申请的快闪存储器系统 200 的一示意图。如图 2 所示， 快闪存储器系统 说 明 书 CN 103544994 A 8 4/5 页 9 200 包括快闪存储器 250、 快闪存储器控制器 290 和侦错装置 280。快闪存储器 250 与快闪 存储器150相同， 快闪存储器控制器290(即读写单元210、 状态单元220、 处理单元230和辅 助单元 240) 与快闪存储器控制器 190( 即读写。
34、单元 110、 状态单元 120、 处理单元 130 和辅 助单元 140) 相同， 因此就不再赘述。快闪存储器 250 和快闪存储器控制器 290 的组合为嵌 入式快闪存储器装置 (embedded multi media card,EMMC)， 耦接至主控装置 270， 换言之， 快闪存储器 250、 快闪存储器控制器 290 与主控装置 270 皆设置在同一电路板上。 0048 需说明的是， 侦错装置 280 包括侦测单元 281 和接收单元 282。详细而言， 侦测单 元281以反相信号核对方法(differential signal check method)、 同位核对方法(par。
35、ity check method) 和波特速率核对方法 (baud rate check method) 来判断数据线 DAT1 和 DAT2 所输出的信号是否为侦错消息 DM2， 以避免将主控装置 270 与状态单元 220 之间的写 入信号 (write signal) 或读取信号 (real signal) 误认为侦错消息 DM2。 0049 详细而言， 在反相信号核对方法中， 当数据线DAT1和DAT2所输出的信号分别为信 号 TX+ 和信号 TX-( 或信号 TX- 和信号 TX+) 时， 侦测单元 281 才会认为数据线 DAT1 和 DAT2 所输出的信号为侦错消息 DM2， 并。
36、且侦测单元 281 将侦错信号 DM2 输出至接收单元 282。另 外， 侦测单元 281 可同时使用同位核对方法判断数据线 DAT1 和 DAT2 所输出的信号是否为 侦错消息 DM2。当数据线 DAT1 和 DAT2 所输出的信号符合同位核对时， 则侦测单元 281 判定 反相信号为侦错信号 DM2， 并且将侦错信号 DM2 输出至接收单元 282。 0050 在波特速率核对方法中， 侦错装置280和辅助单元240会设定一预设波特速率， 并 且辅助单元 240 以相异于嵌入式快闪存储器传输速度 ( 例如 9600bps) 的一预设波特速率 ( 例如 19200bps 或 38400bps)。
37、 输出侦错消息 DM2 至侦错装置 280。换言之， 侦测单元 281 仅会将在预设波特速率范围内所接收的消息传递给接收单元 282， 以避免接收单元 282 误 动作。侦错装置 280 和辅助单元 240 同时使用反相信号核对方法、 同位核对方法和波特速 率核对方法可以避免将主控装置 270 与状态单元 220 之间的写入信号 (write signal) 或 读取信号 (real signal) 误认为侦错消息 DM2， 增加侦错装置 280 的正确率。 0051 由此可知， 当处理数据 PD 为函数 f(g(h(x) 时， 处理单元 230 可将字串 ST( 例 如字串 ST1、 ST2。
38、 和 ST3) 写入每个函数 ( 例如 f(x)、 g(x) 和 h(x) 中， 使得当处理单元 230 执行函数f(x)时， 处理单元230将字串ST1(例如侦错消息DM1)传送至辅助单元240， 并且 辅助单元 240 在适当的时机 ( 例如在快闪存储器控制器为读取数据传输前， 或在快闪存储 器控制器为完成写入数据传输后 ) 传送包含字串 ST1 的侦错消息 DM2 至侦错装置 280。当 函数 h(x) 有误时， 侦错装置 280 只会接收到字串 ST1 和 ST2， 而不会接收到字串 ST3 的侦 错消息 DM2， 因此侦错装置 280 可根据侦错消息 DM2 确认函数 h(x) 有错。
39、误。在某些实施例 中， 侦错装置 280 可通过某些装置 ( 例如屏幕 ) 显示对应于侦错消息 DM2 的符号， 使得程式 设计者可根据符号修改函数 h(x)， 因此让快闪存储器控制器 290 得以正常工作。 0052 图3是本申请的嵌入式快闪存储器状态机的一读取时序图。 如图3所示， 当状态单 元 120 为嵌入式快闪存储器状态机时， 在快闪存储器控制器 190 启动读取数据传输前 ( 例 如存取延迟时间 (access time delay) 或周期 P1)， 辅助单元 140 可通过数据线 DAT1 与 DAT2 输出字串 ST 至侦错装置 280。此外， 当状态单元 120 为安全数字。
40、存储卡状态机时， 辅 助单元 140 可在快闪存储器控制器 190 启动读取数据传输前 ( 类似周期 P1)， 通过数据线 DAT1 与 DAT2 将字串 ST 输出至侦错装置 280。 说 明 书 CN 103544994 A 9 5/5 页 10 0053 图 4 是本申请的嵌入式快闪存储器状态机的一写入时序图。如图 4 所示， 当状态 单元 220 为嵌入式快闪存储器状态机时， 辅助单元 240 可在快闪存储器控制器 290 完成写 入数据传输后 ( 例如周期 P2)， 通过数据线 DAT1 与 DAT2 输出字串 ST。其中周期 P2 由忙碌 状态 (busy status) 周期和循。
41、环冗余核对状态 (Cyclical Redundancy Check status， CRC status) 周期所构成。 0054 图5是本申请的安全数字存储卡状态机的一写入时序图。 如图5所示， 当状态单元 220为安全数字存储卡状态机时， 辅助单元240可在快闪存储器控制器290完成写入数据传 输后(例如周期P3)， 通过数据线DAT1与DAT2输出字串ST。 其中周期P3由忙碌状态(busy status) 周期和循环冗余核对状态 (Cyclical Redundancy Check status， CRC status) 周 期所构成。 0055 图6是本申请的快闪存储器侦错方法的一。
42、流程图， 如图6所示， 快闪存储器侦错方 法包括下列步骤。 0056 于步骤S61， 通过快闪存储器控制器290的辅助单元240接收并储存来自处理单元 230 的一字串 ST。于步骤 S62， 通过状态单元 220 判断快闪存储器控制器 290 的状态。于步 骤 S63， 当快闪存储器控制器 290 完成写入数据传输后， 通过辅助单元 240 通过数据线 DAT1 与 DAT2 输出字串 ST。 0057 图 7 是本申请的快闪存储器侦错方法的另一流程图， 步骤 S71 与 S72 与步骤 S61 与S62相同， 差别在于步骤S73， 当快闪存储器控制器290启动读取数据传输前， 通过辅助单 。
43、元 240 通过数据线 DAT1 与 DAT2 输出字串 ST。 0058 综上所述， 由于本申请的快闪存储器系统 200 可将处理数据 PD 中的侦错字串 (debug string) 输出至至侦错装置 280， 因此侦错装置 280 可确认处理单元 230 已执行处 理数据 PD 的哪些部分， 使得处理数据 PD 的错误内容可以迅速地被找出。再加上本申请的 快闪存储器侦错方法使用反相信号核对方法、 同位核对方法和波特速率核对方法， 因此侦 错装置280更能够精确地接收到侦错消息DM2， 而不会将状态单元220与主控装置270之间 的信号误判断为第二侦错消息 DM2。 0059 以上叙述许多。
44、实施例的特征， 使所属技术领域中具有通常知识者能够清楚理解本 说明书的形态。 所属技术领域中具有通常知识者能够理解其可利用本发明揭示内容为基础 以设计或更动其他制程及结构而完成相同于上述实施例的目的及 / 或达到相同于上述实 施例的优点。 所属技术领域中具有通常知识者亦能够理解不脱离本发明的精神和范围的等 效构造可在不脱离本发明的精神和范围内作任意的更动、 替代与润饰。 说 明 书 CN 103544994 A 10 1/3 页 11 图 1 图 2 说 明 书 附 图 CN 103544994 A 11 2/3 页 12 图 3 图 4 图 5 说 明 书 附 图 CN 103544994 A 12 3/3 页 13 图 6 图 7 说 明 书 附 图 CN 103544994 A 13 。