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1、10申请公布号CN104103308A43申请公布日20141015CN104103308A21申请号201310388497422申请日20130830102013003858720130409KRG11C13/0420060171申请人爱思开海力士有限公司地址韩国京畿道72发明人朴南均74专利代理机构北京弘权知识产权代理事务所普通合伙11363代理人俞波毋二省54发明名称具有结型场效应晶体管的三维可变电阻存储器件及其驱动方法57摘要本发明提供了一种具有结型FET的3D可变电阻存储器件及其驱动方法。所述可变电阻存储器件包括半导体衬底和形成在半导体衬底上的存储串选择开关。沟道层形成在列存储串选。
2、择开关上。多个栅极沿着沟道层的长度层叠，并且每个栅极与沟道层的外侧接触。可变电阻层形成在沟道层的内侧上，并且与沟道层接触。30优先权数据51INTCL权利要求书2页说明书6页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书6页附图5页10申请公布号CN104103308ACN104103308A1/2页21一种可变电阻存储器件，包括半导体衬底；存储串选择开关，所述存储串选择开关形成在所述半导体衬底上；沟道层，所述沟道层形成在所述列存储串选择开关上；多个栅极，所述多个栅极沿着所述沟道层的长度层叠，其中，每个所述栅极与所述沟道层的外侧接触；以及可变电阻层，所述可变电阻层。
3、形成在所述沟道层的内侧上，其中，所述可变电阻层与所述沟道层接触。2如权利要求1所述的可变电阻存储器件，其中，所述存储串选择开关包括公共源极区，所述公共源极区形成在所述半导体衬底上；沟道柱体，所述沟道柱体形成在所述公共源极区上；漏极区，所述漏极区形成在所述沟道柱体的上部中；围绕所述沟道柱体的外周缘的栅极；以及栅绝缘层，所述栅绝缘层插入在所述沟道柱体与所述栅极之间。3如权利要求2所述的可变电阻存储器件，还包括欧姆层，所述欧姆层形成在所述漏极区上。4如权利要求1所述的可变电阻存储器件，其中，所述多个栅极与多个绝缘层交替地层叠。5如权利要求1所述的可变电阻存储器件，其中，所述多个栅极由具有第一导电类型。
4、的导电层形成，并且所述沟道层由具有第二导电类型的半导体层形成，所述第二导电类型与所述第一导电类型相反。6如权利要求1所述的可变电阻存储器件，其中，所述沟道层具有管状，并且所述可变电阻层沿着所述沟道层的内壁形成。7如权利要求6所述的可变电阻存储器件，其中，反向偏置被施加到层叠的栅极之中选中的栅极，并且数据被储存在面对所述选中的栅极的可变电阻层中。8如权利要求1所述的可变电阻存储器件，其中，所述可变电阻层包括PRCAMNO层，所述PRCAMNO层是用于电阻式随机存取存储器RERAM的材料，硫族化物层，所述硫族化物层是用于相变随机存取存储器PCRAM的材料，磁性层，所述磁性层是用于磁随机存取存储器M。
5、RAM的材料，反磁化器件层，所述反磁化器件层是用于自旋转移力矩磁阻随机存取存储器STTMRAM的材料，以及聚合物层，所述聚合物层是用于聚合物随机存取存储器PORAM的材料。9一种可变电阻存储器件，包括公共源极线；存储器单元的多个存储串，所述存储器单元与所述公共源极线串联电连接；位线，所述位线与所述存储器单元的多个存储串电连接；以及多个列存储串选择开关，每个列存储串选择开关与存储器单元的所述多个存储串中相应的一个电连接，其中，所述存储器单元中的每个包括可变电阻层和结型晶体管，所述结型晶体管被配权利要求书CN104103308A2/2页3置成将电流选择性地提供给所述可变电阻层。10如权利要求9所述。
6、的可变电阻存储器件，其中，所述结型晶体管和所述可变电阻层并联连接。权利要求书CN104103308A1/6页4具有结型场效应晶体管的三维可变电阻存储器件及其驱动方法0001相关申请的交叉引用0002本申请要求2013年4月9日向韩国专利局提交的申请号为1020130038587的韩国专利申请的优先权，其全部内容通过引用合并于此。技术领域0003本发明构思涉及一种半导体集成电路器件，且更具体而言，涉及一种具有结型场效应晶体管（FET）的三维（3D）可变电阻存储器件及其驱动方法。背景技术0004随着移动和数字信息通信以及消费电子行业的快速发展，对现存的电子电荷控制的器件的研究要遇到研究的限制。因而。
7、，需要研发新功能的存储器件。特别地，需要研发具有大容量、超高速度、以及超低功率的下一代存储器件。0005目前，已经建议将电阻器件用作存储媒介的阻变存储器件作为下一代存储器件。典型地，相变随机存取存储器（PCRAM）、电阻RAM（RERAM）以及磁阻RAM（MRAM）用作阻变存储器件。0006阻变存储器件可以由开关器件和电阻器件来基本配置，并且根据电阻器件的状态来储存数据“0”或“1”。0007即使在阻变存储器件中，首先要改善集成密度，并且在有限的面积上集成尽可能多的存储器单元。另外，当多个存储器单元被集成在有限的区域中时，必须保证开关性能。发明内容0008提供了关于3D可变电阻存储器件及其驱动。
8、方法的一个或更多个示例性实施，所述3D可变电阻存储器件能改善集成密度、并且保证开关性能。0009一种示例性可变电阻存储器件可以包括半导体衬底；存储串选择开关，所述存储串选择开关形成在半导体衬底上；沟道层，所述沟道层形成在列存储串选择开关上；多个栅极，所述多个栅极沿着沟道层的长度层叠，其中，每个栅极与沟道层的外侧接触；以及可变电阻层，所述可变电阻层形成在沟道层的内侧上，其中，可变电阻层与沟道层接触。0010一种示例性可变电阻存储器件可以包括公共源极线；存储器单元的多个存储串，所述存储器单元与公共源极线串联电连接；位线，所述位线与存储器单元的多个存储串电连接；以及多个列存储串选择开关，每个列存储串。
9、选择开关与存储器单元的多个存储串中相对应的一个电连接，其中，每个存储器单元包括可变电阻层和结型晶体管，所述结型晶体管被配置成将电流选择性地提供给可变电阻层。0011一种驱动示例性可变电阻存储器件的方法，在所述可变电阻存储器件中层叠有多个存储器单元，并且多个存储器单元的每个包括结型晶体管和与结型晶体管并联连接的可变电阻器，所述方法包括以下步骤关断多个层叠的存储器单元中选中的一个存储器单元说明书CN104103308A2/6页5的结型晶体管；并且导通多个层叠的存储器单元中未选中的存储器单元的结型晶体管，以在选中的存储器单元的可变电阻层中形成电流路径。0012在以下标题为“具体实施方式”的部分描述这。
10、些和其它的特点、方面以及实施。附图说明0013从如下结合附图的详细描述中将更加清楚地理解本公开的主题的以上和其它的方面、特征和其它的优点0014图1是说明一种示例性可变电阻存储器件的电路图；0015图2是说明一个示例性可变电阻存储器件的电路图；0016图3至图5是说明一种示例性结型晶体管的驱动的截面图；0017图6是说明一种示例性可变电阻存储器件的驱动方法的电路图；以及0018图7至图11是顺序说明一种制造示例性可变电阻存储器件的方法的截面图。具体实施方式0019在下文中，将参照附图更详细地描述示例性实施。0020本文参照截面图描述示例性实施，截面图是示例性实施（以及中间结构）的示意性图示。照。
11、此，可以预料到图示的形状变化是缘于例如制造技术和/或公差。因而，示例性实施不应被解释为局限于本文所说明的区域的特定形状，而是可以包括例如缘于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。附图中相同的附图标记表示相同的元件。还要理解当提及一层在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者也可以存在中间层。0021参见图1，可变电阻存储器件10包括串联连接的多个存储器单元MC1、MC2、MC3以及MC4。0022串联连接的多个存储器单元MC1、MC2、MC3以及MC4可以连接在位线BL与公共源极线CS之间。即，串联连接的多个存储器单元MC1、MC2、MC3以。
12、及MC4可以通过将存储器单元MC1、MC2、MC3以及MC4顺序层叠在半导体衬底（未示出）上来实施。在示例性实施中，串联连接的层叠的存储器单元MC1至MC4可以与一个位线BL连接，并且可以被称作列存储串SS1和SS2。多个列存储串SS1和SS2可以与一个位线BL连接。0023多个存储器单元MC1至MC4中的每个可以包括开关器件SW1至SW4和可变电阻器R1至R4，并且组成每个存储器单元MC1至MC4的开关器件SW1至SW4与可变电阻器R1至R4可以彼此并联连接。0024作为开关器件SW1至SW4，可以使用结型场效应晶体管（FET）。可变电阻器R1至R4可以包括各种材料，诸如用于RERAM的PR。
13、CAMNO（PCMO，下文中利用缩写）层、用于PCRAM的硫族化物层、用于MRAM的磁性层、用于自旋转移力矩磁阻RAM（STTMRAM）的反磁化器件层、或者用于聚合物RAM（PORAM）的聚合物层。0025列开关阵列15可以连接在列存储串SS1和SS2与公共源极线CS之间。列开关阵列15可以包括多个存储串选择开关SSW1和SSW2。存储串选择开关SSW1和SSW2可以逐个连接至列存储串SS1和SS2，并且存储串选择开关SSW1和SSW2中的每个可以响应于相应的选择信号A1或A2而将相应的列存储串SS1或SS2与公共源极线CS选择性地连接。说明书CN104103308A3/6页60026可替选地。
14、，列开关阵列15可以被布置在列存储串SS1和SS2与位线BL之间，如图2中所示。可以获得与图1中的可变电阻存储器件相同的效果。0027在示例性实施中结型FET可以用作开关器件SW1至SW4。在结型FET中，耗尽层的面积根据栅极偏置而改变，并且执行开关操作。0028参见图3，源极25A和漏极25B形成在沟道层20的两个端部中。栅极30形成在沟道层20的周围而没有栅绝缘层插入其间。沟道层20可以包括N型杂质。源极25A和漏极25B可以包括高浓度的N型杂质。栅极30可以是包括高浓度的P型杂质的半导体层。耗尽层35可以形成在栅极30与沟道层20之间，并且可以由在栅极30与沟道层20之间的结区形成。00。
15、29图3示出没有电压施加到结型FET的栅极30、源极25A以及漏极25B的状态。0030图4示出结型FET导通的状态。在这种状态下，电压V施加到漏极25B，并且耗尽层35被扩展而使电流流入沟道层20中。0031图5示出0（零）电压施加到源极25A、并且正电压V施加到漏极25B的状态。如果反向偏置电压V施加到栅极30，则耗尽层35的区域增大，并且关闭沟道层20。因此，结型FET关断。0032因而，用于开关器件SW1至SW4的结型FET可以通过由栅极偏置控制耗尽层的面积来执行可变电阻存储器件的开关。0033在下文中，将描述根据一个示例性实施的可变电阻存储器件的操作。0034在示例性实施中，将描述从。
16、/向第一列存储串SS1的第三存储器单元MC3中读取数据或写入数据的过程。0035参见图6，将高压施加到第一存储串开关SSW1的栅极A1，以选择第一列存储串SS1。0036为了将数据写入第三存储器单元MC3，在第三存储器件MC3的结型FET关断的状态下（见图6），第一存储器单元MC1、第二存储器单元MC2以及第四存储器单元MC4的结型FET被浮置或导通（见图4或图5）。0037也就是说，0（零）电压或正电压（V）被施加到第一结型FET式SW1、第二结型FET式SW2以及第四结型FET式SW4，并且将负电压V施加到第三结型FET式SW3的栅极。0038因此，第四存储器单元MC4、第二存储器单元MC。
17、2以及第一存储器单元MC2中的第四结型FET式SW4、第二结型FET式SW2以及第一结型FET式SW1导通，并且电流路径形成在结型FET式SW4、SW2以及SW1中。另一方面，第三存储器单元MC3中的第三结型FET式SW3关断，并且在第三可变电阻器R3中形成电流路径。0039因此，从位线BL中提供的写入电流IW经由第四结型FET式SW4、第三可变电阻器R3以及第二结型晶体管SW2和第一结型晶体管SW1流至公共源极线CS。因此，数据在所述过程期间被写入第三可变电阻器R3中。0040在与上述写入操作相同的状态下，读取电流IR从位线BL中提供。读取电流IR经由相应的电流路径到达与地连接的公共源极线C。
18、S。写入在可变电阻器R3中的数据可以通过测量到达公共源极线CS的电流值来被核查。此时，读取电流IR具有不影响可变电阻器R3的状态判定的电平，并且可以具有比写入电流IW更低的值。0041图7至图11是说明一种制造示例性可变电阻存储器件的工艺的截面图。说明书CN104103308A4/6页70042参见图7，公共源极区105形成在半导体衬底100上。公共源极区105可以包括例如杂质区或导电层。包括杂质区的公共源极区105可以通过注入具有与半导体衬底的导电类型相反的导电类型的杂质来形成。例如，公共源极区105可以包括形成在P型半导体衬底100中的N型杂质。可替选地，包括导电层的公共源极区105可以通。
19、过将多晶硅层沉积在半导体衬底100上来形成。0043导电层可以形成在公共源极区105上，然后被图案化以形成用于形成存储串选择开关的沟道的柱体110。例如，用于柱体的导电层可以包括诸如多晶硅层的半导体层。漏极区115可以通过将具有与公共源极区105的杂质相同的导电类型的杂质注入到柱体110的上部中来形成。因此，沟道形成区被限定在柱体110中。此时，柱体110可以形成在被限定为列存储串SS1和SS2的区域中。0044栅绝缘层120可以被沉积在形成有柱体110的半导体衬底100上，并且栅极125可以被形成为围绕柱体110。因此，具有垂直结构的存储串选择开关SSW1和SSW2被完成。0045层间绝缘层。
20、130可以被形成为覆盖形成有存储串选择开关SSW1和SSW2的半导体衬底100。层间绝缘层130可以被形成为具有足以掩埋存储串选择开关SSW1和SSW2的厚度。层间绝缘层130可以被平坦化以暴露出漏极区115。欧姆层135可以经由一般的工艺被形成在暴露出的漏极区115中。在示例性实施中，例如，硅化层可以用作欧姆层135。0046参见图8，绝缘层140A、140B、140C、140D以及140E和导电层145A、145B、145C以及145D被交替地沉积在层间绝缘层130上以层叠的栅结构。绝缘层140E可以位于层叠的栅结构的最上层。在示例性实施中，四个导电层145A、145B、145C以及145。
21、D可以与绝缘层140A、140B、140C以及140D交替地层叠，使得四个存储器单元层叠。因此，存储器单元是导电层和绝缘层的叠层。0047导电层145A、145B、145C以及145D可以是组成存储器单元的结型FET的栅极用的材料。例如，结型FET的栅极用的材料可以包括钨（W）、铜（CU）、氮化钛（TIN）、氮化钽（TAN）、氮化钨（WN）、氮化钼（MON）、氮化铌（NBN）、氮化钛硅（TISIN）、氮化钛铝（TIALN）、氮化钛硼（TIBN）、氮化锆硅（ZRSIN）、氮化钨硅（WSIN）、氮化钨硼（WBN）、氮化锆铝（ZRALN）、氮化钼硅（MOSIN）、氮化钼铝（MOALN）、氮化钽硅（T。
22、ASIN）、氮化钽铝（TAALN）、钛（TI）、钼（MO）、钽（TA）、硅化钛（TISI）、硅化钽（TASI）、钛钨（TIW）、氮氧化钛（TION）、氮氧化钛铝（TIALON）、氮氧化钨（WON）、或者氮氧化钽（TAON）。在一个示例性实施中，如果栅导电层145A、145B、145C以及145D包括金属材料，则欧姆接触层可以形成在与随后要形成的沟道层的接触部分中。0048参见图9，绝缘层140A、140B、140C、140D以及140E和导电层145A、145B、145C以及145D被刻蚀以形成暴露出柱体110上的欧姆层135的孔H。0049参见图10，结型FET的沟道层155和可变电阻层16。
23、0沿着孔H的内表面顺序形成。沟道层155和可变电阻层160可以保形地（CONFORMALLY）形成为一致的厚度。由于沟道层155沿着绝缘层140A、140B、140C、140D以及140E和导电层145A、145B、145C以及145D的限定孔H的表面形成，所以结型FET的沟道层可以被形成为与衬底的表面垂直。在示例性实施中，沟道层155可以是N型半导体层，诸如硅（SI）层、硅锗（SIGE）层、或者砷化镓（GAAS）层。可变电阻层160可以包括各种材料，诸如PCMO层（是用于RERAM的材料）、硫族化物层（是用于PCRAM的材料）、磁性层（是用于MRAM的材料）、反磁化器件层（是用于自旋转移力矩。
24、说明书CN104103308A5/6页8磁阻RAM（STTMRAM）的材料）、或者聚合物层（是用于聚合物RAM（PORAM）的材料）。掩埋绝缘层165形成在形成有沟道层155和可变电阻层160的孔H中。在可替选的示例性实施中，掩埋绝缘层165可以通过增加可变电阻层160的厚度而被省略。0050参见图11，位线170通过已知的方法形成在绝缘层140A、140B、140C、140D以及140E、导电层145A、145B、145C以及145D、和掩埋绝缘层165上。在形成位线170之前，额外的绝缘材料可以形成在孔H之间的导电层145A、145B、145C以及145D中，使得位线可以采用与存储串选择开。
25、关的栅极相同的形状来实施。0051如参照图3至图5所述的，3D可变电阻存储器件可以通过反向偏置施加到单元栅而在选中的存储器单元的可变电阻器中形成电流路径来执行数据读取和写入。在一个示例性实施中，多个存储器单元经由单元栅的层叠以层叠的方式形成在有限的空间中，且因而可以改善集成密度。另外，具有简化的结构和良好的开关性能的结型FET用作开关器件，且因而可以获得开关特性和结构稳定性。0052以上描述是说明性的而不是限制性的。各种替代和等同形式是可以的。本发明不受本文描述的示例性实施的限制。本发明也不限于任何特定类型的半导体器件。0053通过以上实施例可已看出，本申请提供了以下的技术方案。0054技术方。
26、案1一种可变电阻存储器件，包括0055半导体衬底；0056存储串选择开关，所述存储串选择开关形成在所述半导体衬底上；0057沟道层，所述沟道层形成在所述列存储串选择开关上；0058多个栅极，所述多个栅极沿着所述沟道层的长度层叠，其中，每个所述栅极与所述沟道层的外侧接触；以及0059可变电阻层，所述可变电阻层形成在所述沟道层的内侧上，其中，所述可变电阻层与所述沟道层接触。0060技术方案2如技术方案1所述的可变电阻存储器件，其中，所述存储串选择开关包括0061公共源极区，所述公共源极区形成在所述半导体衬底上；0062沟道柱体，所述沟道柱体形成在所述公共源极区上；0063漏极区，所述漏极区形成在所。
27、述沟道柱体的上部中；0064围绕所述沟道柱体的外周缘的栅极；以及0065栅绝缘层，所述栅绝缘层插入在所述沟道柱体与所述栅极之间。0066技术方案3如技术方案2所述的可变电阻存储器件，还包括0067欧姆层，所述欧姆层形成在所述漏极区上。0068技术方案4如技术方案1所述的可变电阻存储器件，其中，所述多个栅极与多个绝缘层交替地层叠。0069技术方案5如技术方案1所述的可变电阻存储器件，其中，所述多个栅极由具有第一导电类型的导电层形成，并且所述沟道层由具有第二导电类型的半导体层形成，所述第二导电类型与所述第一导电类型相反。0070技术方案6如技术方案1所述的可变电阻存储器件，其中，所述沟道层具有管状。
28、，并且所述可变电阻层沿着所述沟道层的内壁形成。说明书CN104103308A6/6页90071技术方案7如技术方案6所述的可变电阻存储器件，其中，反向偏置被施加到层叠的栅极之中选中的栅极，并且数据被储存在面对所述选中的栅极的可变电阻层中。0072技术方案8如技术方案1所述的可变电阻存储器件，其中，所述可变电阻层包括0073PRCAMNO层，所述PRCAMNO层是用于电阻式随机存取存储器RERAM的材料，0074硫族化物层，所述硫族化物层是用于相变随机存取存储器PCRAM的材料，0075磁性层，所述磁性层是用于磁随机存取存储器MRAM的材料，0076反磁化器件层，所述反磁化器件层是用于自旋转移力。
29、矩磁阻随机存取存储器STTMRAM的材料，以及0077聚合物层，所述聚合物层是用于聚合物随机存取存储器PORAM的材料。0078技术方案9一种可变电阻存储器件，包括0079公共源极线；0080存储器单元的多个存储串，所述存储器单元与所述公共源极线串联电连接；0081位线，所述位线与所述存储器单元的多个存储串电连接；以及0082多个列存储串选择开关，每个列存储串选择开关与存储器单元的所述多个存储串中相应的一个电连接，0083其中，所述存储器单元中的每个包括可变电阻层和结型晶体管，所述结型晶体管被配置成将电流选择性地提供给所述可变电阻层。0084技术方案10如技术方案9所述的可变电阻存储器件，其中。
30、，所述结型晶体管和所述可变电阻层并联连接。0085技术方案11如技术方案9所述的可变电阻存储器件，其中，所述多个列存储串选择开关位于所述公共源极线与存储器单元的多个存储串之间。0086技术方案12如技术方案9所述的可变电阻存储器件，其中，所述多个列存储串选择开关位于所述多个存储串与所述位线之间。0087技术方案13一种驱动可变电阻存储器件的方法，在所述可变电阻存储器件中层叠有多个存储器单元，并且所述多个存储器单元中的每个包括结型晶体管和与所述结型晶体管并联连接的可变电阻器，所述方法包括0088将多个层叠的存储器单元中选中的一个存储器单元的结型晶体管关断；以及0089将多个层叠的存储器单元中的未选中的存储器单元的结型晶体管导通，以在选中的存储器单元的可变电阻层中形成电流路径。说明书CN104103308A1/5页10图1图2说明书附图CN104103308A102/5页11图3图4说明书附图CN104103308A113/5页12图5图6图7说明书附图CN104103308A124/5页13图8图9说明书附图CN104103308A135/5页14图10图11说明书附图CN104103308A14。