像素数变换装置 本发明涉及以液晶显示器为中心的电子设备的像素数变换装置，特别涉及在显示器的图像显示区域与输入信号的图像像素数不同的场合中使用的像素数变换装置。
以往，为了在具有与输入信号的像素数不同的像素数的液晶板等的显示元件上显示图像，一直使用像素数变换装置。作为用于进行扫描线变换的动作，下面，参照附图对以往的像素数变换装置进行说明。
图1表示以往的像素数变换装置的结构图，图2表示以往的像素数变换装置的内插缩小动作图。在图1中，20是基准计数器，21是比较器，22是寄存器，23是加法器，24是内插值电路，25是存储器，26是地址发生电路。图2是表示缩小率为0.6的场合的动作原理的图。在图2中，输入信号的短纵线表示原图信号的采样值，黑点是利用内插新作成必要的值。例如，从微型计算机输入最初缩小率地倒数
SH＝(标准画面尺寸)/(应该缩小尺寸)。在本例中，
SH＝1/0.6＝1.67，该值表示每原采样间隔的1.67倍、作出新的采样值。将这种SH施加在由寄存器22和加法器23组成的∑SH电路27上。∑SH电路27是每出现与比较器21的输出相一致脉冲时就以SH步长进行积分的电路。
作为这种积分输出的∑SH电路27的输出信号的整数部分，与基准计数器20的输出相比较，当值相等时就发生重合脉冲。这种重合脉冲表示应该内插的采样点的位置。另一方面，∑SH的小数部分，用作该时刻的内插的系数。利用计数器、按由重合脉冲作成的写入地址，将这样内插结果得到的采样值、写入主存储器上规定的位置上。
这样，借助于每发生重合脉冲就内插新的像素数据并写入存储器中，因能在存储器上形成缩小图像，所以如果用标准速度将其读出并进行D/A变换，则能得到被缩小的模拟图像信号。虽然前述例子描述了水平缩小的例子，但在垂直的场合也相同，时钟成为与水平同步信号同步的脉冲。
这样，为变换采样数，有必要算出以作为基准的时钟(或者水平同步脉冲)以内插为基础的采样点和内插系数以及形成基于存储器的数据列。
此外，例如将VGA(Video Graphics Array)规格(标准)变换成XGA(Xtended Video Graphics Array)规格(标准)，考虑到作为在与XGA规格对应的液晶板上显示的场合，则VGA规格的场合是水平点数800、水平有效点数640。因XGA规格的水平有效点数是1024，所以用水平采样数做成1.6倍(1024/640)、能用与XGA规格对应的液晶板显示VGA规格的信号。
另一方面，在用VESA(Video Electronics Standards Association)制定的规格中，也存在水平点数为832点、水平有效点数为640点的信号。在用与例如XGA规格对应的液晶板显示这种信号的场合，当单纯地进行水平有效点数变换、即1.6倍(＝1024/640)时，水平点数成为1331.2(＝832×1.6)、成为有小数部分的零头，在液晶板上显示变得异常。因水平点数比标准XGA的1280要大，所以也有不满足图像的一部分液晶板的规范而不能显示的情况。为此，采取仅将被变换的信号的有效画面写入暂存存储器中、在读出侧用满足液晶板的规范的时钟、从存储器仅读出有效区域。这时，一般已知的方法是对于存储器写入侧的时钟与输入信号同步，而用与输入信号不同步、发生读出侧的时钟。
例如，对于NTSC等的电视信号，一般是将扫描线数做成两倍、写到VGA(像素数640×480)板中的结构。这时，在将扫描线数做成两倍时，通常用FIFO写入输入信号、用写入的两倍速度每两次读出一行将扫描线变换成两倍的结构，因这种结构简单，所以虽然半帧存储器而只要FIFO就能完成，但因不是隔行扫描、垂直清晰度劣化。为确保垂直清晰度，有必要用在半帧间插入信号的动作适应型扫描线插入等的半帧存储器。
接着，对这种以往的向像素数变换中使用的存储器的写入、读出用的多个时钟发生装置进行说明，用于发生各时钟的结构、简单地使用多个相同的PLL装置。
图3表示以往技术的方块图。
在图3中，1是同步分离电路，2是第一相位比较器，3是第一LPF，4是第一VCO，5是第一计数器，6是用前述相位比较器2、LPF3、VCO4和计数器5构成的第一PLL，7是图像元素变换电路，8是第二相位比较器，9是第二LPF，10是第二VCO，11是第二计数器，12是由前述相位比较器8、LPF9、VCO10和计数器11构成的第二PLL，13是定时发生电路。
由外部输入的复合图像信号输入到图像元素变换电路7中，利用来自第一PLL6的时钟和来自第二PLL12的时钟、进行放大或者缩小处理(使用在输入和输出不同频率的时钟)。
由外部输入的复合图像信号也同时输入到同步分离电路1中。在同步分离电路1中，从复合图像信号中只提取同步信号。利用前述同步分离电路1分离的水平同步信号、输入到第一相位比较器2中。将前述第一相位比较器的PWM输出、输入到第一LPF中。基于这种第一LPF，基本决定第一PLL的响应特性。利用前述第一LPF的输出，第一VCO输出稳定的第一时钟。这种时钟成为前述图像元素变换电路7的前部时钟。前述第一时钟基于第一计数器5进行任意分频并输入到第一相位比较器2中。在第一相位比较器2中，对于两个输入检测相位差。将前述第一计数器5的输出也输入到第二相位比较器8中。第二LPF9决定第二PLL的响应特性。
接着，对以往的像素数变换装置、在像素插入必要的场合，怎样进行插入进行说明。下面，参照附图对以往的水平像素数变换电路进行说明。图4表示以往技术的水平像素数变换电路结构的电路图。利用输入信号，PLL电路42用于忠实地再生生成输入信号的时钟(它存在于计算机主体内部)并有必要预先正确地知道每1水平同步的时钟数而且必须也能调整利用输入信号和PLL电路42再生的时钟a的相位差。近年来，由计算机输出的信号送到多处，时钟频率从20MHz到超过100MHz，范围很宽。在任意两台计算机中，即使各自的有效显示像素数相同。包含消隐期间的每1水平同步的时钟数也不一定相同。因为使用计算机的人或者计算机用的软件，用怎样的时钟频率。怎样的每1水平同步的时钟数输出信号是完全任意的，所以PLL电路42的振荡频率的范围必须很宽，应该预先存储与1水平同步相当的时钟数的设定值也多。
若用数学式表示灰阶积分显示电路43的内部动作，则
Q(i)＝D(i)×a+D(i+1)×b+D(i+2)×c+D(i+3)×d这里，Q(i)是像素数变换后的第i个数据，D(i)、D(i+1)、D(i+2)、D(i+3)分别是变换前的第i个、第i+1个、第i+2个、第i+3个数据。例如，输入信号中的a、b、c、d的值是由像数数变换前后的像素的比决定的值，并用算出变换前数据对于变换后数据的影响程度求得。图5表示将5像素变换成4像素时的灰阶积分显示的例。如图5所示，将变换前的5像素进行4等分，对各自区域的亮度值进行积分作为新的4像素的亮度值。原来一个像素持有的信息在像素数变换后，反映成一个或者两个像素。
本发明的目的在于提供能将进行像素数变换后的输入图像信号，在想要进行图像显示的图像显示区域中进行没有包含于输入信号中的图像信息的失落或者误显示、并能有效地进行高像质显示的像素数变换装置。
为达到前述目的，本发明的像素数变换装置包括从输入信号分离同步信号的同步分离手段；为了图像显示这种输入信号，从输入信号和图像显示区域、分析有无必要以及如何变换像素数的像素数变换信息分析手段；基于同步分离手段和像素数变换信息分析手段的输出，发生显示图像的显示定时信号的定时发生手段；基于这种定时发生手段的输出，进行前述输入信号的像素数变换处理的像素数变换手段；利用基于这种像素数变换手段的像素数变换，在应该插入像素发生的场合中进行像素插入处理的插入手段；和发生用于图像显示输入信号的同步信号的同步信号发生手段。由此，因事前分析并处理输入信号与显示器的图像显示区域的关连，所以能进行没有包含于输入信号中的图像信号的失落或者误显示、并能在显示器的图像显示区域上有效地进行高像质显示。
特别地，像素数变换信息分析手段对输入信号的图像像素数和其有效区域进行识别，由这种识别结果与图像显示区域、对显示输入信号的图像的消隐期间进行运算，将来自同步信号发生手段的水平同步信号在消隐期间做成与前述有效画面区域不同。由此，因不能在显示器的图像显示区域中显示输入信号图像信息，所以不会产生图像切割或非连续地显示。此外，就作为扫描线数的变换而言，能实现能帧频不变地在液晶板等的显示器上显示的扫描线变换。
此外，特别地在像素数变换信息分析手段识别输入信号的隔行扫描和/或非隔行扫描的同时，进行这种隔行扫描信号的奇数半帧/偶数半帧的识别，利用这种奇数半帧/偶数半帧的识别结果、插入手段进行在奇数半帧和偶数半帧不同的插入处理。由此，因在输入信号为隔行扫描信号的场合、进行像素数变换，也能正确地再现图像信号，所以能做到垂直析像度不会劣化的显示。
此外，特别地，像素数变换信息分析手段对像素数变换中必要的多个时钟进行运算，定时发生手段将规定的调制施加在多个时钟中的至少一个时钟上。由此，利用即使设置用于像素数变换处理的多个时钟发生装置、也在接近的时钟频率的时钟发生装置的一个上进行前述处理，能防止由于频率干扰引起的画面上的条纹样等的差拍障碍。此外，在帧同步而且持有非同步时钟的图像显示装置、特别在液晶显示装置等中，有很大的减小差拍障碍的效果。
此外，特别地，像素数变换信息分析手段对象素数变换率进行运算，基于这种运算的结果，具有控制由插入手段向被插入的像素的存储器写入的控制手段。由此，因基于对应于像素数变换率的运算结果、从充分高频的采样时钟进行像素插入而且进行像素数变换，所以能做到较高像质的像素数变换图像显示。也就是说，以比生成输入图像信号的时钟高的频率的时钟作为A/D变换器的采样时钟、一旦水平方向的像素数增加到所要的像素数以上，就有进行像素间的插入处理、同时将像素数减少到所要的像素数的特征。因不必正确地知道生成从计算机等输出的图像信号的时钟频率(1水平同步相当的时钟数)及其相位(与图像信号的相位差)，所以不必事前调整电路和事前调查计算机等的信号方式，不管对于什么样的信号都能实现稳定的像素数变换。
图1表示以往的像素数变换装置的结构图。
图2表示以往的像素数变换装置的内插缩小动作图。
图3表示以往的图像显示装置的方块图。
图4表示以往技术的水平像素数变换电路的电路图。
图5表示说明以往技术的水平像素数变换动作的图。
图6表示本发明实施例1的像素数变换装置的电路图。
图7表示本发明的定时发生电路的内部结构图。
图8(a)是表示本发明的同步信号和采样信号以及行数关系的原信号的图像区域的例。
图8(b)是表示本发明的同步信号和采样信号以及行数关系的变换后信号1的图像区域的例。
图8(c)是表示本发明的同步信号和采样信号以及行数关系的变换后信号2的图像区域的例。
图9表示本发明实施例2的像素数变换装置的电路图。
图10表示本发明实施例2的像素数变换装置的定时发生电路图。
图11(a)是表示与非同步变换场合的写入、读出相关连的说明本发明帧频变换的图。
图11(b)是表示与同步变换场合的写入、读出相关连的说明本发明帧频变换的图。
图12(a)是表示变换前的存储器写入期间的说明本发明帧频变换的图。
图12(b)是表示变换后的存储器读出期间的说明本发明帧频变换的图。
图13表示本发明实施例3的像素数变换装置的电路图。
图14表示同一像素数变换装置动作的动作原理图。
图15(a)是表示原信号为顺序场合的说明同一像素变换装置的垂直插入的图。
图15(b)是表示以往处理的隔行变换的说明同一像素变换装置的垂直插入的图。
图15(c)是表示以往处理的非隔行变换的说明同一像素变换装置的垂直插入的图。
图16表示同一像素数变换装置的定时发生电路的一例的图。
图17表示本发明实施例4的像素数变换装置的电路图。
图18表示同一像素数变换装置的控制手段的一例的电路图。
图19表示本发明实施例5的像素数变换装置的电路图。
图20表示同一像素数变换装置的控制手段的一例的电路图。
图21表示本发明实施例6的像素数变换装置的同步信号发生装置一例的图。
图22表示本发明实施例7的图像显示装置的方块结构图。
图23表示本发明实施例8的水平像素数变换电路的电路图。
图24表示本发明实施例8的数字LPF的电路图。
图25表示本发明实施例8的峰化电路的电路图。
图26表示本发明实施例8的插入手段、控制手段的电路图。
图27表示本发明实施例8的系数发生电路的电路图。
图28表示本发明实施例8的水平像素数变换电路动作的定时图。
下面，参照附图对本发明的实施例进行说明。
实施例1
下面，参照附图6到附图8对本发明的实施例1进行说明。图6表示本发明实施例1的像素数变换装置。在图6中，61是同步分离电路，62是与输入的水平同步信号同步、用于发生第1时钟的第1PLL电路，63是与输入的水平同步信号同步、用于发生第2时钟的第2 PLL电路，64是用于变换输入信号的扫描线数的扫描线变换电路，65是发生用于用扫描线变换电路64进行采样插入的插入系数和插入定时、并且同时发生用于驱动液晶板等的显示器件的同步信号的定时发生电路。
图7表示定时发生电路的内部的一个例子的内部结构图。在图7中，76是用任意分频比对时钟1(CK1)进行分频并发生HD信号的第1计数器，77是用时钟1(CK1)发生在水平插入中用的插入系数和定时的水平插入电路，78是用任意分频比对时钟2(CK2)进行分频并发生HD2信号的第2计数器，79是用时钟2(CK2)发生在垂直插入中用的插入系数和定时的垂直插入电路，710是对时钟2(CK2)进行计数并发生第1水平同步信号a的第1H计数器，711是对时钟2进行计数并发生第2水平同步信号b的第2H计数器，712是选择H计数器710的输出信号a和H计数器711的输出信号b的选择器，713是对作为前述选择器712的输出的水平同步信号C进行计数并控制选择器712的V计数器。图8表示同步信号与采样数和行数的关系。
接着，对本发明的像素数变换装置的动作例进行说明。将输入信号输入到同步分离电路61中，分离并输出水平同步信号(Hsync)和垂直同步信号(Vsync)。在PLL电路62中，以Hsync为基础、再生时钟1(CK1)。在PLL电路62中，用定时发生电路65中的第1计数器76设定分频比、决定时钟1的频率、例如在VGA规格的场合中设定分频比为800，则能再生信号发送侧的点时钟。在PLL电路63中，用第2计数器78相同地进行设定并发生时钟2。例如在变换作为输入信号的VGA规格的信号的场合，将与XGA规格相同地设定计数器78的分频比为1280。
在水平插入电路77、垂直插入电路79中，发生从VGA规格变换成XGA规格的插入系数和定时、并由此在扫描线变换电路64中进行扫描线数的变换。对于表示时钟1的采样数和行数关系的图8(a)、如表示时钟2的采样数和行数关系的图8(b)地变换这时的输入信号。也就是说，因水平点数从800点变换成1280点(1.6倍)，所以垂直方向的行数也从525行变换成1.6倍的840行。但是，因标准的XGA信号、垂直行数是806行，所以在显示图像的例如液晶板等中，在定时说明中没有余地，在840行的信号中不能再写入。
因此，设定H计数器710的输出信号a为1280、H计数器711的输出信号b为2304，用V计数器713对行数进行计数，以768行为界切换输出信号a和b。因此，有效行的水平同步的定时保持原状，垂直消隐期间的水平同步的定时如图8(c)所示，对于垂直消隐期间的40行(＝808-768)部分、切换水平同步点数为2304点的同步信号。
这样，垂直行数为808行，因近似于XGA规格的806行，所以在液晶板上也能显示。也就是说，不改变帧频且不必使用存储器、能在显示器件上显示。在本实施例中，虽然表示了用二个H计数器的例，但借助于用多个H计数器也能对水平同步的定时进行各种切换并进行标示。
采用相关的结构，用多个保持1帧的水平同步信号，也能不变换帧频地在定时余地较少的显示器件上显示图像。
也就是说，用在同一帧内切换持有多个水平频率的水平同步信号，能对应于变换前的水平有效点数与变换后的水平有效点数的比率，不变换行数，使水平方向与垂直方向的变换率不同，其结果，能在显示画面内图像不缺损地变换扫描线。
实施例2
下面，参照附图9到附图12对本发明的实施例2进行说明。对与前述实施例相同的结构采用相同的标号并省略说明。在图9中，67是存储器。图10表示图9的定时发生电路的内部结构，在图10中，715是第3H计数器，716是第4H计数器，717是第2选择器，718是第2V计数器。图11、图12是表示帧频变换的图。
在本实施例中，在不满足显示器件的定时说明的场合中，一般是用存储器进行帧频变换，这种场合，当如图11(a)所示用完全不同步进行存储器的写入时钟和读出时钟时，在画面中就产生变换前的帧的跳跃。也就是说，在图11(a)中，若干读出时钟的频率比写入时钟高的场合，在如#1(第1帧)那样地写入时，读地址超越了行地址，在“读出”中，读出最初的#1，但也读出当前1帧前的帧信号，因此静止画面中没有问题，但会出现在运动画面场合的有效画面内帧超越的障碍。
为此，如图11(b)所示，设定用整数比结束变换前的帧和变换后的帧的时钟关系的时钟频率和变换后的水平同步频率、垂直同步频率，能不会产生在画面中的跳跃。图11(b)的例是帧频从3帧变换成4帧的例。也就是说，如果变换前的1帧的总时间数为m，水平2000点、垂直830行，则
m＝2000×830＝1660000(时钟)这里，当液晶板的定时规范为最大水平点数1700点、最大垂直行数832行时，则液晶板每1帧的最大容许时钟数为
1700×832＝1414400(时钟)无论怎样如实施例1中所示多个持有1帧的水平同步信号、也不能满足液晶板的规范。为此，仅将变换前的信号的有效画面区域写入存储器中，读出也仅读出有效画面区域、并进行帧频变换。变换后的1帧的总时钟数为n。这时选择n使n与m的比成整数。例如变换前的3帧与变换后的4帧成为相同时间。也就是说，因
3×m＝4×n，所以
n＝3/4×m＝1245000(时钟)。这时满足液晶板的最大允许时钟数。然后，决定变换后的水平点数和垂直行数。如在这种场合的实施例1所示，用多个持有1帧的水平同步信号、能容易地决定水平点数和垂直行数。例如水平点数1558或797行，然后2行为1637点。满足液晶板的规范。
按如前所述决定的点数，存储器读出仅读出其效画面区域。图12表示变换前后的水平点、水平行的关系与存储器控制的关系。
这种场合，写入时钟与读出时钟成相同，进行帧频变换时不会产生写地址和读地址的跳跃。这样，不会在效画面内发生由于帧跳跃的障碍。能将存储器写入与读出的时钟做成相同、时钟再生电路较非同步场合少。
此外，由H计数器710、711和V计数器713决定变换前的总时钟数m、由H计数器715、716和V计数器718决定变换后的总时钟数n。
这样，在本实施例中，能进行不会显示帧跳跃产生的非连续地显示的扫描线变换。
实施例3
下面，参照附图13到附图16对本发明的实施例3进行说明。
在图13中，131是同步分离电路，132是半帧判断电路，133是扫描线变换电路，134是使扫描线变换电路133的输出延迟1水平期间的第1延迟器，135是使延迟器134的输出延迟1水平期间的第2延迟器，136是同步信号发生电路，137是定时发生电路，138是插入电路。图14是表示垂直插入动作的动作原理图，图15是表示隔行扫描信号的垂直插入的样子的图。图16是表示定时发生电路的内部结构的图，在图16中，表示了定时发生电137的内部结构，165是选择器。
将输入视频信号输入到同步分离电路131中，分离并输入水平同步信号(Hsync)和垂直同步信号(Vsync)。基于被分离的同步信号，用半帧判断电路132、考察例如Hsync和Vsync的相位关系，判断并输出当前的半帧是偶数半帧还是奇数半帧。
在同步信号发生电路136中基于输入信号的Hsync和Vsync、作成用于驱动液晶板模块所必要的扫描线变换后的同步信号，例如水平同步信号(HS)、垂直同步信号(VS)、使能信号(EN)等的脉冲。作为同步信号发生电路136的内部结构，基于例如Hsync、用PLL再生点时钟、并用计数器对该时钟进行分频并作成HS、VS等。
扫描线变换电路133变换并输出输入视频信号的水平频率。在扫描线变换电路133中，进行与以住技术例所述的缩小例相同地水平期间的采样数的变换。将变换扫描线数后的信号输入到延迟器134。延迟器135中，并如图14地输出。将从延迟器134输出的信号与从延迟器135输出的信号输入到插入电路138中，并在插入电路138垂直方向地插入并输出信号。在图14的例中，在将扫描线数做成二倍的场合，对应于用定时发生电路137算出延迟器134和延迟器135的输出的输出的系数进行插入。
然而，在输入信号为NTSC那样的隔行信号的场合，如图15所示，送出侧为顺序样信号的场合，分奇数半帧(o)、偶数半帧(e)送出。这里，白色圆表示亮度高的信号，黑色圆表示亮度低的信号。这样，在收像侧每偶数半帧或者奇数半帧地分别插入处理并显示送出的互相隔行信号。
图15(c)中表示以往的技术例。每偶数半帧、奇数半帧中被插入的扫描线(用二重圆表示)是变换后信号(非隔行扫描)不使用半帧存储器而是使用FIFO进行插入并进行扫描线变换的例。在奇数半帧(o)的1行和2行中间插入一行，用于将扫描线数变成二倍的插入系数为0.5，第1行和第2行的平均作为插入行的信号值。在本例中，因第1行亮度低、第2行亮度高，所以插入行亮度居中。相同地，偶数半帧(e)也插入，且扫描线数成为二倍。
一般地，基准计数器160能设定任意分频比，为了除NTSC以外还能对应PAL等各种各样的信号，以必要在Vsync上加上复位。这时，由于奇数半帧和偶数半帧一起以垂直同步信号Vsync为基准，作成插入定时的系数，所以在每半帧不会产生偏移。因而，在液晶板上看奇数半帧/偶数半帧相合信号的场合，视听者的眼中取由其响应特性的各半帧进行积分的值。表示它的是图15(c)中变换后信号(非隔行扫描)的f，对于原信号亮度低的信号1、用亮度高的信号2的频率变化原信号，变换后对于亮度低的(中间亮度)3、取亮度高的部分3和低频的变化。虽然也可以来自送出侧的信号为非隔行的扫描的场合，但如图15(c)所示，在隔行扫描的场合，垂直晰像度劣化。
在本发明的像素数变换装置中，仅在偶数半帧的插入系数中加上0.5的补偿，对于奇数半帧用基准计数器作成插入系数0、0.5、0、0.5……偶数半帧为0.5、0、0.5……。这种场合，如变换后(隔行变换)的e所示，进行插入。因此，f成为在实际的液晶板上见到的信号，对于亮度高的(中间亮度)信号2、能得到与亮度低的(中间亮度)信号1原信号相同频率的变化。
此外，图15中的信号的亮度电平，用图中圆的颜色浓度(白圆亮度高、越近黑圆亮度越低)表示。
如图16所示的定时发生电路的内部结构图所示，基于半帧判断结果，∑SH电路的加法器163用选择器165选择偏移。奇数半帧时用选择器165选择0，偶数半帧时用选择器165选择偏移值。偏移值为在表示缩小率的倒数SH上乘以0.5的数。
利用前述结构，在偶数半帧和奇数半帧的插入系数上附以偏移，能得到如同隔行扫描样的插入后的信号。
采用相关的结构，用改变用于在偶数半帧和奇数半帧上内插信号的垂直内插系数，能防止垂直析像度的劣化。
实施例4
下面，参照附图17和附图18对本发明的实施例4进行说明。
对与前述实施例相同的结构，采用相同的标号并省略说明。
在图17中，139是基于被同步分离的Vsync对同步信号发生电路136、定时信号发生电路137进行控制的控制电路。图18表示控制电路的内部结构的一例，在图18中，166是AND电路。在实施例3中，在奇数半帧和偶数半帧的每半帧上用Vsync加上复位，并附以0.5的偏移构成插入系数，但在实施例4中，定时发生电路137的复位，不是取每半帧而是取每帧。因在每帧上加上复位，所以插入系数也在一帧结束，在每半帧上加上复位，在插入系数上成与提供偏移相同的插入。这时，同步信号发生电路136如同实施例3一样，每半帧进行。
采用相关的结构，即使非标准信号输入时等输入的同步不正规，也能使驱动液晶板的各种脉冲与输入信号同步并能不断获得稳定的图像，与实施例3相同地能防止垂直析像度的劣化。
实施例5
下面，参照附图19和附图20对本发明的实施例5进行说明。
对与前述实施例相同的结构，采用相同的标号并省略说明。
在图19中，1310是判断输入信号是隔行扫描还是非隔行扫描的隔行扫描判断电路。图20表示本实施例的控制电路的内部结构，在图20中，167是选择器。借助于例如在隔行扫描的场合、奇数半帧和偶数半帧交互地判断半帧判断的结果，而在非隔行扫描的场合、通常判断奇数半帧，用有关多个半帧、监视半帧判电路的结果，隔行判断电路能判断隔行扫描/非隔行扫描。
在输入信号为隔行扫描的场合，与实施例4相同，在每帧进行定时发生电路的复位的选择器167，选择AND电路166的输出。在输入信号为例如游戏机等那样非隔行扫描信号的场合，用于每半帧进行复位的选择器167，选择输入Vsync。采用相关的结构，能对应于输入信号进行最合适的垂直插入。
实施例6
下面，参照附图21的同步信号发生电路的内部结构图对本发明的实施例6进行说明。
在图21中，2111是计数器，2112是第1比较器，2113是第2比较器，2114是反相器，2115是第1 AND电路，2116是第2 AND电路，2117是第1 OR电路，2118是第2 OR电路，2119是RS-FF。
图21的同步发生电路是描述发生VS的例。用计数器2111对输入的HS信号计数HS的数。将被计数的值(10位)与用比较器2112、2113设定的起始行值、结束行值进行比较，并输出一致脉冲。一致脉冲用RS-FF(复位/置位触发器)发生VS信号。
例如，在起始行10、结束行30的场合，从10行到30行输出“H”电平的脉冲。这时，OR电路2117、2118在输入Vsync期间(这种场合为正极性)强制地置位或者复位VS。
用反相器2114、AND电路2115、2116选择置位/复位。也就是说，S/R为“H”电平时为置位。这在例如输入信号为NTSC的非标准信号、行数仅260行/半帧的场合，将扫描线变换成二倍时，就成520行。
在供给液晶板的VS为标准信号的场合中HS设定从495行到525行的30行的宽度时，在没有前述强制形成置位/复位电路的OR电路2117、2118的场合，计数器2111的计数值只取1～520，不能取得成为结束行的525。为此，VS经常成置位状态。因此在非标准信号的场合、对应于强制地输入Vsync，在前述例中一进行置位、VS就能发生从495行到520的脉冲宽度。在前述例中虽然描述3VS的场合，但对于其它的脉冲也能说是完全相同的。
采用相关的结构，即使在输入信号为非标准信号的场合，也能发生稳定的各种脉冲，并能进行最合适的垂直插入。
如前所述，采用本实施例的像素数变换装置，能提供包括检测输入信号的水平同步信号和垂直同步信号的同步分离电路、判断输入信号的半帧的半帧判断电路、变换输入信号的水平扫描线的扫描线数的扫描线数变换电路、使前述扫描线变换电路的输出延伸1水平期间的第1延迟器、使前述第1延迟器的输出延迟1水平期间的第2延迟器、由前述同步信号分离电路的输出作成扫描线变换后的水平同步信号和垂直同步信号的同步信号发生电路、判断输入信号的形式是隔行扫描还是非隔行扫描的隔行扫描判断电路、与前述定时发生电路和隔行扫描判断电路连动并发生用于扫描线变换的脉冲和垂直内插系数的定时发生电路、对应于前述定时发生电路的输出从前述第1、第2延迟器的输出内插信号的插入电路、对应于输入信号的形式控制前述同步信号发生电路和定时发生电路的复位信号的控制电路，并能与输入信号的垂直同步信号同步、强制地初始化同步信号发生电路和定时发生电路的各种输出脉冲的像素数变换装置。
实施例7
下面，参照附图22对本发明的实施例7进行说明。
在图22中，3101是同步分离电路，3102是第一相位比较器，3103是LPF，3104是VCO，3105是计数器，3106是用第一相位比较器3102、LPF3103、VCO3104和计数器3105构成的第一PLL，3107是图像元素变换电路，3108是第二相位比较器，3109是加法器，3110是第二LPF，3111是第二VCO，3112是第二计数器，3113是用相位比较器3108、加法器3109、LPE3110、VC03111和计数器3112构成的第二PLL。
下面，对如前述结构的图像显示装置的动作进行说明。
将由外部输入的复合图像信号输入到图像元素变换电路3107中，利用来自第一PLL3106的时钟和来自第二PLL3113的时钟，进行放大或者缩小处理(在输入和输出使用不同频率的时钟)。
由外部输入的复合图像信号也同时输入到同步分离电路3101中。在同步分离电路3101中，从复合图像信号中仅提到同步信号。将利用前述同步分离电路3101分离的水平同步信号输入到第一相位比较器3102中，成为前述第一相位的前部时钟。基于第一计数器3105，进行任意分频并输入到第一相位比较器3102中。此外，第一计数器3105的输出也输入到第二相位比较器3108中。将第二相位比较器3108的输出输入到加法器3109的另一端上并用任意数分频。第二计数器3112的输出也输入到第二相位比较器3108的另一方。
将在同步分离电路3101分离的垂直同步信号和水平同步信号分别输入到第一分频器3115、第二分频器3116中并进行二分频。第一分频器3115和第二分频器3116的输出用“异-或”逻辑电路3117取得“异-或”。前述“异-或”逻辑电路的输出连接到加法器3109的另一输入端。也就是说，在每个取得水平周期和垂直周期的“异-或”逻辑的翻转周期上、将特定量的电压附加在发生后段时钟的第二PLL的VCO控制的电压上。
如前所述，采用本实施例的图像显示装置，能在帧同步且具有非同步时钟的图像显示装置、特别在液晶显示装置中，提供减小差拍障碍的图像显示装置。
实施例8
下面，参照附图23到附图28对本发明的实施例8进行说明。
在图23中，2311、2312、2313是由模拟元件组成的低通滤波器(下面记为LPF)，用于分别限制输入图像信号R、G、B的带域。2314用于将带域限制后的图像信号(R2)进行A/D变换。2310是从水平同步H生成时钟的PLL电路，在本实施例中用80MHz左右进行振荡。通过A/D变换器2314的信号利用数字LPE2315进一步限制带域并输出(R4)。信号A是控制数字LPE2315的通过域的信号。
这里，用图24对数字LPE2315的具体电路例及其动作进行说明。在图24中，为简单起见，仅对有3个系统的信号(R、G、B)中的1个系统部分进行描述，其余的2个系统电路相同。在图24中，2419、2420、2421、2422是触发器，2423、2424、2425是放大器，2426。2427是加法器，2428是选择器。如果用Z变换写触发器2419、2420和加法器2426以及放大器2423，则构成
Y＝(1+[Z-2])/2
([Z-2]表示Z的二次方的倒数，下面对于自然数n、Z的n次方的倒数记为[Z-n])的滤波器，触发器2421、2422和加法器2427以及放大器2424、2425相同，构成
Y＝(1+2×[Z-1]+[Z-2])/4的滤波器。控制信号A为L电平时，仅靠选择器2428后部的滤波器有效，信号A为H电平时，图24中全部元件的动作有效，即成为
Y＝(1+2×[Z-1]+2×[Z-2]+2×[Z-3]+[Z-4])/8的LPF。将控制信号A做成哪一种电平，依赖于像素数变换的变换率。例如，如果基于A/D换换器2314的A/D变换后像素数与最终希望得到的像素数的比在2以下，则控制信号A为L电平，如果在2以上，则为H电平。此外，在本结构中，为简单起见，仅分二部分进行数字LPF2315的带域切换，但在电路规模允许的范围内，当然也能增加能选择的带域切换数。
图23中的2316是用于放大图像中高频成分的峰化电路。信号B是用于控制峰化电路2316的高频成分的放大度的信号。用图25对峰化电路2316的具体电路例及其动作进行说明。在图25中，为简单起见，仅对有3个系统的信号(R、G、B)中的1个系统部分进行描述，其余的2个系统电路相同。
在图25中，2529、2530是触发器，2534、2536的加法器，2531、2532、2533、2535是放大器，基于放大器2535的信号放大度C、用控制信号B进行控制。2537是限制加法器2536输出的限幅器，由触发器2529、2530和放大器2531、2532、2533、2535以及加法器2534，形成高频通过滤波器，可将其表示成
Y＝(-1+2×[Z-1]-[Z-2)])/C。用加法器2536对前述高频成分和触发器2529的输出进行加法运算，能得到放大高频成分的信号。
图23中的2317是生成邻接2像素间的内插处理和存储器2318的写入控制信号的电路。
用图26、图27对插入手段2317的具体的电路例及其动作进行说明。
图26是本发明的水平像素数变换电路的插入手段的一实施形态例，图27表示在该插入手段中使用的系数发生电路2642的一实施形态。
在本实施例中，参照附图26和附图27对同时具有进行邻接像素间的内插处理的插入手段和生成为将像素数做成所要的数、进行前述存储器的写入控制的写入控制信号的控制手段的功能的结构进行说明。在图26中，为简单起见，仅对有R、G、B的3个系统中的1个系统进行描述，其余的2个系统相同。但是，系数发生电路2642也可以3个系统共用。
在图26中，2638是触发器，2639是减法器，2640是乘法器，2641是加法器，2642是生成乘法器2640的输入信号K和存储器2318的写入控制信号WE的系数发生电路。乘法器2639对9位的附以符号的信号(图中(b-a))和8位的无符号的信号(图中K)进行乘法。虽然输出是17位，但舍去下位的8位，且仅将上位的9位连接到加法器2641中。这里，用附图27对系数发生电路2642的具体结构例进行说明。
在图27中，2744和2750是附以置位触发器，如果有对触发器的某个输入，则在图中的信号/RST为L电平时，在下一时钟的上升沿输出H电平。2745、2746、2752是附以复位的触发器，如果有对触发器的某个输入，则在图中的信号/RST为L电平时，在下一时钟的上升沿输出L电平。2743、2751、2753是选择器。2742、2748是加法器，2742是2位加法器，2748是8位加法器。2749、2747是NAND门，2755是AND门。2754是计数器，以设定值U为分频比对时钟计数，在每分频比输出负极性的信号。输入到AND门中的H是水平同步信号，这里为负极性。
下面，对像素数变换率的设定方法进行说明。在用A/D变换器23 14使A/D变换前的像素数与变换后的像素数的比为变换前∶变换后＝11∶3地场合，其比11/3是3,6666，其小数部分是0.6666，整数部分是3。在插入手段2317中，在系数发生电路2642的加法器2748的输入信号M中设定前述的变换率的小数部分。具体地说，因M是8位信号
M＝0.6666×256＝170.6666(约171)，所以取171(256是2的8次幂)。构成图27的系数发生电路2642的选择器2753的选择信号RS在前述变换率的整数部分为2以上时设定为1，不满2时设定为0。选择器2743的设定值V在V的位数是n时设定成从2的n次幂减去(变换率的整数部分-1)。在本例中因设定值取n＝2位，所以
V＝4-(3-1)＝2在计数器2754中设定的输入信号U，设定为对以变换前的像素数为分子、以变换后的像素数为分母时的分数进行约分的分子值。在本实施例中，因分数为11/3的约分值，所以设定值U取为11。计数器2754存在是因为变换率的小数部分M含有误差。如前述设定那样，小数部分M的算出结果不限于整数。为此，由触发器2752和加法器2748组成的设定值M的累积结果，随着累积的进展误差也累积，不能得到适当的系数K。为了防止这种误差的累积，为生成用适当的定时初始化插入处理的信号，设置计数器2754。
因期望在每水平同步都进行插入处理的初始化，所以取负极性的水平同步信号H和计数器2754的输出信号的逻辑积，重新作为初始化信号/RST。下面，参照附图28的定时图对有关设定的电路动作进行说明。
在图23中，2318是为存储像素数变换后的1水平同步间像素而具有充分容量的存储器，虽然与时钟(CLK)同步写入，但当写入控制信号WE为L电平时不写入。
下面，参照作为电路图的附图23、附图26、附图27和作为定时图的图28、图4对如前述结构的水平像素数变换电路的动作例进行说明。作为设定，取如前所述A/D变换输入信号后的每1水平同步的像素数和像素数变换动作后的像素数的比是11∶3。图28中的信号(例如R和R2)等是指图23、图26和图27中所述的地方的信号。为简单起见，虽然仅对信号R进行说明，但对信号G、信号B也相同。
CLK是用图24中的PLL电路2310生成的信号，在本实施例中取为80MHz。输入信号R与原来生成的时钟无关。
输入信号R是由计算机等输入的信号，如图28所示，一般地是矩形波。因信号R2通过模拟LPF2311，所以输入信号R的宽域成分取被切割的信号(在图28中，因输入信号R为矩形波，所以为上升沿和下降沿平滑地信号)。图28中R3是对R2进行A/D变换后的信号。
将R3输入图23的数字LPF2315中。这里，在本实施例中，因A/D变换后的像素数和最终希望得到的像素的比是11/3＝3.6666、整数部分在2以上，所以控制数字LPF2315的信号A为高电平。
因此，相对于信号R3，作为数字LPE2315的输出信号的R4，用作
Y＝(1+2×[Z-1]+2×[Z-2]+2×[Z-3]+[Z-4])/8的滤波器(图28)。
数字LPF2315用于后面的插入手段2317是两点间的垂直插入进行适当的插入处理，是不可少的，但为了切断高频，在原样显示文字等的富含高频成分的信号时，轮廓模糊。为此，用峰化电路2316放大文字的轮廓等的高频成分，并改善画面质量。信号b是进行其高频成分放大后的信号。峰化电路2316的控制信号B是控制图25中的放大器2535的放大度的信号，这里，放大度为1(即信号单纯通过放大器2535)。因此峰化电路为
Y＝-1+3×[Z-1]+[Z-2]的滤波器电路，作为输出结果的b如图28所示。
将信号b输入到图23的插入手段2317中。信号a是图26(插入手段2317内部结果图)中的触发器2638的输出。(b-a)是利用图26中的减法器2639由信号b减去信号a的输出。
下面，参照附图27和附图4对附图26中的系数发生电路2642的输出信号K和WE进行说明。因变换率是3.6666，所以RS＝1、V＝2，此外，因计数器2754的分频比U将11像素变换成3像素，所以U＝11。这种场合输出信号和WE如图28所示。为参考附记/RST如下，因计数器2754的分频比是11，所以/RST每11时钟成为L。
在图26中，乘法器2640对系数发生电路2642的输出K乘法器2639的输出进行乘法运算。其结果本来是17位(附以符号)但舍去下位8位。在加法器2641中，对信号a乘法器2640的上位9位进行加法运算，并将它输入到图23的存储器2318中(信号C)。因为向存储器2318不能全部写入信号C，所以仅在用系数发生电路2642生成的信号WE为H时进行写入。所以，用信号WE的定时连续地读出存储器2318的存储内容，就能得到作为最终结果的信号d。为了容易比较数字信号d与输入信号R，附记以d的数字值为纵轴的图(记载在图28中的数字信号d的下侧)。
采用相关的结构，即使相当于由计算机等生成的图像信号的1水平同步的像素数不明，也能任意地设定A/D变换的采样时钟的频率，所以不要求相对于PLL的状态，而且能得到确切的像素数变换。
如前所述，采用本实施例的水平像素数变换电路，不必预先知道输入信号的方式和生成输入信号的原时钟频率及其相位，为了能任意地设定A/D的采样频率，因PLL电路的振荡频率几乎固定，所以对于PLL电路不必要求高性能，并能提供能进行合适的像素数变换的水平像素数变换电路。