本发明涉及动态半导体存储装置，尤其涉及具有能更准确地进行功能测试的结构的动态半导体存储装置，该存储装置具有同时对多个存储器单元作功能测试的功能。 近年来，随着半导体存储装置存储量的增大，产生了这样的问题，就是测定存储装置内的存储器单元是否正常工作的功能测试所需要的时间非常长。也就是，伴随着半导体存储装置容量的增大，其中所含有存储器单元的数量也相应增多，在象以前那样将存储器单元的存储内容逐个依次读出来进行功能试验地存储器结构中，对全部存储器单元作功能试验所需要的时间和存储器数量一起大幅度地增加了。因此，正如在IEEE固态电路杂志第SC-20卷，第5号，1985年10月号的第909页至912页中库马诺牙等人在“具有多位测试模式的高可靠性的1兆位动态随机存取存储器“一文中所提出的大幅度减少该功能测试所需时间的结构那样，已实行了如下的方法，即通过在半导体存储装置中同时选出多位存储器单元，并在从同时选中的存储器单元中读出的信息的逻辑值全部相同时，将某个逻辑值输出到存储装置外部来同时进行多个存储器单元的功能测试（在下文中，将该多个存储器单元的功能测试同时进行的动作模式称为测试模式）。具备这种测试模式的半导体存储装置现已进入实用。
在图2中示出了具备上述测试模式的已有半导体存储装置结构的一个例子。图2中的结构是简化的1兆（100万）位随机存取存储器（下文称为1MDRAM）结构。
在图2中，存储器单元阵列10分割成4个存储器单元阵列块10a、10b、10c及10d。在1MDRAM的情况下，各个存储器单元阵列块10a-10d分别含有256K位存储器单元。在各个存储器单元阵列块10a-10d中，存储器单元阵列呈行、列状排列，设置了用于选出一行存储器单元的字线WL、以及将1列存储器单元连接起来的位线BL和 BL。位线BL和互补位线 BL成对配置，在字线WL和位线对BL、 BL中一根位线的交点处，设置了存储器单元MC。亦即，位线BL、 BL形成折叠位线结构。在各个存储器阵列块10a-10d中，设置了读出放大器12a-12d，用于将选中的存储器单元的信息检出并放大。读出放大器12a-12d包括对应于各位线对BL、 BL而设置的单位读出放大器。所以，对于1MDRAM，每个读出放大器12a-12d均具有512个单位读出放大器。
在存储器单元阵列10的1行中，亦即在各个存储器单元阵列块10a-10d中，为了选择1根字线，设置了地址缓冲器14，用于接收外部给出的行地址信号A0-A9，然后产生内部行地址信号RA0-RA9，还设置了行译码器16a-16d，用于接收地址缓冲器14发出的内部行地址信号RA0-RA8，然后在各个存储器单元阵列块中选出一根字线。行译码器16a-16d对接收的各个行地址信号RA0-RA8进行译码，选出相应的一根字线，并将字线驱动器18给出的字线驱动信号WL传送到该选中的字线上。
为了从各个存储器单元阵列块10a-10d中选出一组位线对BL、BL，设置了列译码器20a-20d，它接收地址缓冲器14发出的内部列地址信号CA0-CA8，选出相应位线对。在这里，地址缓冲器14以分时方式接收行地址信号及列地址信号，以分时方式产生内部行地址信号RA0-RA9及列地址信号CA0-CA9。
为了从同时选自存储器单元阵列块10a-10d的4位存储器单元之中，根据动作模式选出其中1位，或者依次选出4位，设置了半字节译码器22及选择门24。选择门24包括将内部数据线DB、DB与存储器单元阵列块10a的数据输出及输入线I/O1、 I/O1连接起来用的传送门晶体管Tr1、Tr2，将内部数据线DB、DB与存储器单元阵列块10b的数据输入及输入线对I/O2、 I/O2连接起来用的传送门晶体管Tr3、Tr4，将内部数据线DB、 DB分别连接到存储器单元阵列块10c的各根数据输入及输出线I/O3、 I/O3的传送门晶体管Tr5、Tr6，将数据线DB、 DB连接到存储器单元阵列块10d的各根输入及输出线I/O4、 I/O4的传送门晶体管Tr7、Tr8。
半字节译码器22接收地址缓冲器14给出的内部行地址信号RA9及内部列地址信号CA9，在采用普通模式时，仅使选择门24的1组传送门晶体管的路径处于导通状态，而在采用半字节模式时，从内部地址信号RA9、CA9指定的传送门晶体管组开始，使选择门24中的传送门晶体管组依次循环地处于导通状态。这里，所谓普通模式，就是在半导体存储装置中每一个存储周期（信号 RAS处于低电平期间）进行1位数据输入或输出的动作模式，所谓半字节模式就是在外部给出行地址及列地址的时候，响应该行地址及列地址而选出1位存储器单元，在向该存储器单元写入或从中读出数据之后，保持信号 RAS为低电平不变，而触发 CAS信号，并向其后的3位存储器单元依次写入数据或从中读出数据的动作模式。在该半字节模式中，由于没有必要设定与各个存储器单元对应的行地址及列地址，故与通常的1位普通模式相比，能够高速度地进行数据的写入/读出。
在选择门24与存储器单元阵列10之间，设有将所给数据放大的前置放大器26a-26d。前置放大器26a对应于存储器单元阵列块10a设置，与此相同，前置放大器26b-26d分别对应于存储器单元阵列块10b-10d设置。
为进行数据写入，设置了接收外部给出的写入数据Din，对其波形进行整形，再产生例如互补的内部写入数据Din、 Din的输入缓冲器28，和响应写入指示信号 W而产生内部写入指示信号W的写入缓冲器30，以及响应写入缓冲器30的内部写入指示信号W而进入导通状态，将输入缓冲器28的内部写入数据Din、 Din传送到内部数据总线DB、 DB的写入门32。写入门32包括将内部写入数据Din传送到内部数据线DB的传送门晶体管Tr10，和将互补的内部写入数据Din传送到互补的数据线 DB的传送门晶体管Tr9。
为进行数据读出，设置了输出缓冲器38，它通过读出门36，接收内部数据线DB、 DB上的数据，或者接收逻辑运算电路34的输出而加以输出。读出门36响应测试控制电路40发出的控制信号，选择内部数据线DB、 DB的互补数据对，或者选择表示逻辑运算电路34的逻辑运算结果的互补数据对，给予输出缓冲器38。输出缓冲器38根据得到的互补数据对，输出相应的读出数据Dout。
逻辑运算电路34接受通过前置放大器26a-26d读出的数据，进行预先规定的逻辑运算，然后，输出由互补数据对组成的逻辑结果。
作为用于控制半导存储装置的动作的外围电路，设有接收外部所给的行地址选通脉冲信号 RAS，输出内部控制信号RAS的RAS缓冲器42，响应RAS缓冲器42来的内部控制信号，产生字线驱动信号WL的字线驱动器18，响应字线驱动器18来的信号而产生与各个读出放大器12a-12d对应的激活信号SO、 SO的读出放大器控制电路44，接收外部所给的列地址选通脉冲信号 CAS，产生内部控制信号的CAS缓冲器46。来自RAS缓冲器42的内部控制信号规定了半导体存储装置的行选择系统的动作时间。另一方面，来自CAS缓冲器40的内部控制信号将规定半导体存储装置的列选择系统的动作。
为了进行半导体存储装置的功能测试模式与通常的1比特单位数据输出/输入模式之间的转换，设置了测试控制电路40，它响应外部所给的测试模式指示信号TE，产生内部测试模式指示信号。来自测试控制电路40的内部测试模式指示信号将传给半字节译码器22及读出门36。在给出内部测试模式指示信号的情况下，半字节译码器22使选择门24的传送门晶体管Tr1-Tr7全部进入导通状态。读出门36响应来自测试电路40的内部测试指示信号，将逻辑运算电路34的输出传送给输出缓冲器38。
另外，在上述结构中，因为存储器单元阵列内形成了折叠位线，故互补数据全部成对地被传送到内部的传送数据的信号线上。因而，在各个存储器单元阵列块10a-10d中，位线BL连接到输入及输出数据线I/O，互补的位线 BL连接到互补的输入及输出数据线I/ O。与此相同，内部数据线DB连接到输入及输出数据线I/O，互补的内部数据线 DB连接到互补的内部输入及输出数据线I/O。接下来，参照图2对该半导体存储装置的动作作简单的说明。首先，对进行通常的1比特单位数据输入及输出的动作模式作说明。
在动态随机存取存储器中，一般，在地址输入端（图2中A0-A9）以分时方式得到行地址和列地址。在RAS缓冲器42及CAS缓冲器46控制下，在行地址选通脉冲信号 RAS及列地址选通脉冲信号 CAS的下降沿，分别取入以分时方式给出的行地址和列地址，从而产生出内部行地址信号RA0-RA9及CA0-CA9。地址缓冲器14产生的10位行地址信号RA0-RA9中的9位的内部行地址信号RA0-RA8给与行译码器16a、16d。行译码器16a-16d将所给的该内部行地址信号RA0-RA8解码，选出对应的字线。该行译码器16a-16d的字线选择动作完成后，从字线驱动器18产生字线驱动信号WL，传送到选中的字线上。由此，使选中的字线被激活。结果，在进行数据读出动作时，与选中的字线相连的存储器单元MC所存储的信息被传送到位线BL（或 BL）上。根据该读出的存储信息，位线BL（或 BL）的电位稍有变化，另一方面，因为与之构成一对的位线 BL（或BL）上的电位没有变化，所以在该位线对BL、 BL之间产生了电位差。接着，响应读出放大器控制电路44产生的读出放大器激活信号，读出放大器12a-12d分别被激活，将该各位线对中产生的电位差放大。另一方面，通过内部列地址信号CA0-CA9，选择列译码器20a-20d之中的单位列译码器，将与此对应的位线对BL、 BL和数据输入及输出线I/O、 I/O连接起来。通过这一系列动作，在各个存储器单元阵列块10a-10d中的1比特存储器单元MC的内容被传送到数据输入及输出线I/O1、 I/O1-I/O4、 I/O4上，然后传送到前置放大器26a-26d。前置放大器26a-26d分别将所给的信息再放大。在地址缓冲器14所产生的内部地址信号的最高位地址RA9、CA9被传给半字节译码器29。半字节译码器29响应所得到的最高位内部地址RA9、CA9，从其4个输出中仅选出一个，传给选择门24。据此，选择门24所包含的晶体管Tr1-Tr8之中仅有一组传送门晶体管进入导通状态，该成为导通状态的晶体管对所连接的前置放大器的输出被传输到内部数据线DB、 DB上。
在通常的1比特单位动作模式或半字节模式等调整串行存取模式下，不发生测试模式指示信号TE，测试控制电路40控制读出门36，将输出缓冲器38连接到内部数据线DB、 DB。因此，传送到内部数据线DB、 DB上的互补数据对被传给输出缓冲器38，变换成一位数据后，通过输出缓冲器38作为读出数据Dout输出。
在进行上述数据读出动作时，写入控制信号 W处于高电平，写入门32进入不导通状态，外部输入缓冲器28不与内部数据线DB、 DB连接。
在进行数据写入动作时，外部来的写入控制信号 W变成低电平，输入缓冲器28被激活，同时，写入门32进入导通状态。这样，通过输入缓冲器28产生的与写入数据Din对应的互补输入数据对Din、 Din传送到内部数据线DB、 DB上。被传送到该内部数据线DB、DB上的互补数据对沿着与上述数据读出动作时相反的路径传送到选中的存储器单元，从而，输入数据写入到存储器中。以上是在一个存储周期中数据读出或写入动作的大致情况。
在采用半字节动作模式时，半字节译码器22响应内部地址RA9、CA9，选择1比特存储器单元（正确地说，是一个前置放大器），通过由半字节译码器22选择的前置放大器对该选中的存储器单元进行数据写入或数据读出。信号 RAS继续保持低电平激活状态，通过依次触发外部提供的列地址选通脉冲信号 CAS，半字节译码器22使选择门24中的传送门晶体管组依次进入导通状态。其结果，前置放大器26a-26d依次连接到内部数据线DB、 DB上，从存储装置外部看则等于存储器单元阵列块10a-10d依次被访问，每次访问1比特存储器单元，进行该存储器单元的数据写入或读出。
在半导体存储装置进行功能动作时，有测试模式指示信号TE产生，在测试控制电路40进行控制的同时，半字节译码器22使选择门24中所有传送门晶体管Tr1-Tr8均进入导通状态。另外，与此同时，读出门36选择逻辑运算电路34连到输出缓冲器38。在该功能测试模式下，通过输入缓冲器28所给出的互补内部写入数据Din、Din同时传送给4个存储器单元阵列块10a-10d中所选出的存储器单元并写入，在数据读出时，4比特存储器单元数据通过前置放大器26a-26d传给逻辑运算电路34。逻辑运算电路34接收所给的4比特（因为构成互补数据对，准确地说是8比特）数据，在进行了预定的逻辑运算之后，将代表逻辑运算结果的数据输出。输出缓冲器38通过读出门36接收逻辑运算电路34的输出，输出相应的读出数据Dout。
以上是在一个测试周期中数据读出或写入动作的大致情况，下面针对存储器单元阵列部分的结构作详细的说明。
图3更具体地显示了图2所示半导体存储装置的存储器单元阵列块的1个主要部分。图3所示的结构包含有对应于256K比特的存储器单元阵列、读出放大器、数据输入及输出线I/O、 I/O。在图3中，设置有512根字线WL1-WL512，与该512根字线WL1-WL512直角相交地设置了512组位线对BL1、 BL1-BL512、 BL512。在字线WL1与位线BL1的交点处设置存储器单元MC1，字线WL2与互补的位线 BL1的交点处设置存储器单元MC2。与此相同，在字线WL511与位线BL1的交点处设置存储器单元MC511，在字线MC512与互补位线BL1的交点处设置存储器单元MC512。也就是说，在1根字线与1组位线对中任何一根位线的交点处都配置1个存储器单元，以构成折叠型的位线，所以，在1组位线对上共配置512个存储器单元。存储器单元MC（代表性地表示存储器单元）由以电荷形态存储信息的电容器CO、和响应字线电位而进入导通状态从而将电容器CO连接到对应的位线BL（或BL）上的传送门晶体管QO构成。传送门晶体管QO可用例如n沟道MOS晶体管构成。存储器单元电容器CO具有例如MOS（金属-绝缘膜-半导体）构造。存储器单元电容器CO的一个电极与一个输出在设有半导体存储装置的半导体芯片上所产生的预定电压Vcp（例如工作电源电压Vcc的1/2）的电源连接。
在各位线对BL、 BL上，设置了读出放大器2，用于检出并放大位线对上的电位差。读出放大器2具备由P沟道MOS晶体管Q3、Q4形成的触发器类型结构的PMOS读出放大器部分，由n沟道MOS晶体管Q1、Q2形成的触发器型NMOS读出放大器部分。NMOS读出放大器部分的节点N1连接信号线SN。PMOS读出放大器部分的节点N2连接信号线SP。晶体管Q1、Q2的栅极和漏极交叉相连，其源极与信号线SN相连。与此相同，晶体管Q3、Q4的栅极和漏极交叉相连，其源极与信号线SP连接。为激活读出放大器2，设置了读出放大器激活电路6。读出放大器激活电路6由响应读出放大器激活信号 SO而进入导通状态，从而将信号线SN与接地电位连接的n沟道MOS晶体管Q10，和响应读出放大器激活信号SO而进入导通状态，从而将信号线SP接至工作电源电位Vcc的p沟道MOS晶体管Q11构成。因此，在读出放大器2激活时，NMOS读出放大器部分将对应的位线对中处于低电位的位线的电位放电至接地电位，PMOS读出放大器部分将对应的位线对中处于高电位的位线的电位充电至工作电源电位Vcc。
为了在存储器备用时将各位线对电位保持在所定电位VBL，设置了均衡/保持电路。均衡/保持电路4包括响应均衡信号EQ而进入导通状态，从而将位线BL1连至信号线LBL上的n沟道MOS晶体管Q8和响应均衡信号EQ而进入导通状态从而将互补位线 BL1连接到信号线LBL上的n沟道MOS晶体管Q9，和响应均衡信号EQ而进入导通状态，从而将位线BL1、 BL1连接起来的n沟道MOS晶体管Q7。保持电压VBL是为了使外部所给行地址脉冲选通信号 RAS在高电平状态（即备用状态）能保持在各位线的电压均衡电平上（例如Vcc/2），而在半导体存储装置所处半导体芯片上产生出的电压。
为了响应外部产生的列地址而将对应的位线对连接到数据输入及输出线I/O、 I/O上而设有I/O门3。I/O门3包括n沟道MOS晶体管Q5，该晶体管响应列译码器输出Y（代表性地表示列选择信号Y1-Y512）而进入导通状态，将位线BL1接到数据输入及输出线I/O，还包括n沟道MOS晶体管Q6，它响应列选择信号Y而进入导通状态，将互补位线 BL1接到互补数据输入及输出线I/ O。
图3中点划线所示的块5是512比特的单元阵列，它包含连接1个位线对的存储器单元MC、读出放大器2、均衡/保持电路4和I/O门3。在256K比特的存储器单元阵列中，平行地排列了512个这样的阵列块5，对应该512个阵列块5，排列了512个单位列译码器。这里，256K比特代表262，144比特。下面参照图4的时间表，对图3所示的存储器单元阵列块1个周期的动作进行说明。
均衡信号EQ是与外部所给行地址选通脉冲信号 RAS大致同步的信号，在时刻t1之前处于高电平。该状态对应于行地址选通脉冲信号 RAS的高电平状态，也就是半导体存储装置的备用状态。在该状态下，均衡/保持电路4中的晶体管Q7-Q9全部处于导通状态，各位线对BL、 BL的电位均变成为Vcc/2。在前一工作周期中，位线BL和互补位线 BL之一达到工作电源电位Vcc，另一根位线达到接地电位，在该周期结束时，均衡晶体管Q7进入导通状态，藉此达到了前述预充电（或均衡）电位，因此，没有必要用保持电源电位VBL来提供Vcc/2的电位。但是，在备用状态长时间持续的情况下，通过晶体管Q8、Q9，给各根位线BL、 BL提供保持电位VBL，目的在于防止由于某种噪声而引起的均衡/保持电位的变动。也就是说，电源VBL是用于保持位线电位的电源电位。
首先对读出动作进行说明，在时刻t1附近，行地址选通脉冲信号 RAS进入低电平，同样，均衡信号EQ也进入低电平，均衡/保持电路4中的晶体管Q7-Q8进入导通状态，位线对BLi、 BLi（i＝1-512）进入不定状态。另一方面，在这个时候，在上述行地址选通脉冲信号 RAS的下降沿，外来的地址被取入存储装置内部，传给行译码器。其结果是，行译码器中1个单位译码器被选中。
在时刻t2，字线驱动信号WL被激活，提高到高电平时，则在512根字线WL1-WL512中间选出1根与所选单位行译码器相连的字线，其电位进入高电平。如图3所示，在1个阵列块5中，形成了对于一根字线选择一个存储器单元MC的结构，对于512组位线对，有512个存储器单元连到选中的这根字线上。因而，选择1根字线，就相应地选出了512个存储器单元。结果，在被选中的各个存储器单元中存储的电荷传输到位线BL或 BL上。一般，存储器单元电容器CO的电容值CO′与位线所具有的电容CBL之比为1∶10的程度，存储器数据读出引起的位线电位变化仅为工作电源电位Vcc的1/10，很小。现在，选中的存储器单元存有高电平，在连接位线BL的情况下，如图4工作波形图中实线所示，位线BL的电位略有上升。另一方面，互补位线 BL的电位因为不存在选中的存储器单元，故仍保持在Vcc/2不变。接着，在时刻t，读出放大器激活信号SO朝高电平变化，读出放大器激活信号SO朝低电平变化时，共用信号源SN进入低电平，信号线SP进入高电平，由晶体管Q1、Q2构成的NMOS读出放大器以及由晶体管Q3、Q4构成的PMOS读出放大器被激活，将位线BL的电位放大成高电平，互补位线BL的电位放大到低电平。在这个时间上，借助于512组读出放大器，512组位线分别根据512个选中的存储器单元的存储信息，变化成高电平或低电平。
在时刻t4，列译码器得到内部列地址，选出列译码器中所含的1个单位列译码器，其输出Yi一进入高电平，则512组位线对之一通过I/O门3连接数据输入及输出线I/O、 I/O。结果，预先保持在不定状态下的数据输入及输出线I/O、 I/O的电位电平响应所连接的位线对的电平，变化成高电平或低电平。其后，如前面所描述的，利用连接数据输入及输出线I/O、 I/O的读出放大器再加以放大，然后，传给输出缓冲器，通过该输出缓冲器输出高电平输出数据Dout。
当在时刻t5所选中字线（在图4中表示了字线WL1被选中的状态）的电位下降到低电平，则选中的存储器单元和位线BL（或 BL）在电气上断开。
在时刻t6，读出放大器SO、 SO分别向低电平和高电平变化，同时，当均衡信号EQ一成高电平，则位线对BL、 BL分别被均衡，其电位变为Vcc/2电平，以备下一个周期用而进入备用状态。就这样，1个存储周期（工作周期）结束了。另一方面，在时刻t3、t5之间放大的位线BL（或 BL）的电位电平被传送到选中的存储器单元，该电位电平再写入了选中的存储器单元中。
在选中的存储器单元存储着低电平的情况下，信号变化如图4中虚线所示，从数据输出缓冲器中读出的数据成为低电平。
其次，在写入动作中，根据写入数据Din的值，如预先将数据输入及输出线I/O、 I/O的电平不是设在不定状态，而是设在高电平或低电平，则在时刻t4，数据输入及输出线I/O、 I/O和选中的1组位线对连接，所以在该时间点，选中的位线对上的电位达到与写入数据对应的电位电平，从而在选中的存储器单元中也写入该电位电平。
在这里要注意的一点是，在前述结构中，位线BL与数据输入及输出线I/O连接，互补位线 BL与互补数据输入及输出线 I/O连接。所以，对于和位线BL配对的互补位线 BL所连接的存储器单元（例如连接字线WL2的存储器单元），写入了与写入数据Din相反的值（例如，对于高电平，相反值为低电平），在数据读出的时候，对于该存储器单元，也从输出缓冲器作为读出数据Dout输出与写入该存储器单元的电位电平相反的数据值。在这种情况下，向存储器单元写入与写入数据值相反的数据，同时，在读出数据时，读出与所存储信息值相反的数据，因此，从半导体装置的外部看，等于写入的值本身与读出的值是相同的，不发生任何问题。另外，在通常的半导体存储装置中，因为存储器单元阵列块取相同的结构，因而，仅是连到位线BL的存储器单元，或者仅是连到互补位线 BL的存储器单元被同时选出。
下面，对处于测试模式下的半导体存储装置的动作进行说明。在这种情况下，测试模式指示信号TE进入高电平，传给控制电路40。测试模式控制电路40控制半字节译码器22，不管内部行地址信号RA9及内部列地址信号CA9的值如何，使半字节译码器22的输出全部同时达到高电平。结果，选择门24的晶体管Tr1-Tr8全部进入导通状态。在数据写入时，传送给选择门24的数据被在存储器单元阵列块10a-10d中分别选出的一共4比特的存储器单元同时全部选出，采用与先前所描述的相同的动作，在各个存储器单元中写入同一个数据。从而使得数据写入所需时间与每次以1比特向存储器单元存取的方式相比，缩短1/4。
另一方面，在数据读出时，通过测试控制电路40，使读出门36将逻辑运算电路34的输出连接到输出缓冲器38。其结果是，由先前所述的读出动作读出的4比特数据通过前置放大器26a-26d传送出去，该4比特存储器单元信息接着传送到逻辑运算电路34，在那里进行逻辑运算处理后，通过读出门36传给输出缓冲器38。输出缓冲器38将逻辑运算电路34的输出放大，输出与该逻辑运算结果相对应的读出数据Dout。与每次以1比特单位访问存储器单元后进行功能测试的方式相比，数据读出所需时间也缩短1/4。如上所述，利用该测试模式，很简单地，其测试时间能够比已有的1比特单位方式缩短1/4。
在前述已有技术文献中，该逻辑运算电路34采用了如图5B所示给出真值的电路结构，图5A中表示出其简化的结构。参见图5A，逻辑运算电路34具有接受4比特存储器单元数据M0-M3的与门A1，和接受4比特存储器单元数据的反转数据 M0- M3的与门A2。输出门38具有连接工作电源电位Vcc的n沟道MOS晶体管TR1，和接地的n沟道MOS晶体管TS2。与门A1的输出传给晶体管TR1的栅极，与门A2的输出传给晶体管TR2的栅极。读出数据Dout从晶体管TR1、TR2的连接点输出。在图5A的结构中，读出数据M0-M3对应于通过数据输入及输出线I/O1-I/O4传送的数据， I/O1- I/O4对应于通过输入及输出线 M0- M3传送的数据。另外，在图5B所示的真值表中，将选中的存储器单元输出低电平的情况表示为“0”，输出高电平的情况表示为1。图5B所示真值表也很明显，在采用图5A所示逻辑运算电路的情况下，在选中的4比特存储器单元全部输出“0”的情况下，输出数据Dout也成为“0”，同样，在读出数据全部为“1”的情况下，读出数据Dout成为“1”。另外，在读出数据中，只要有1比特不同数据存在，输出数据Dout就变成高阻抗状态（Hi-Z）。通常，这种方式称为3值输出方式。如前所述，因为是在4比特存储器单元中同时写入同一个数据，在存储器单元工作正常的情况下，被读出的4比特存储器单元输出的数据全部相同。因此，在该3值输出方式中，除了存储器单元正常工作的情况之外，不给出输出数据（高阻抗状态），所以，在进行整体试验时特别容易用检查装置作故障检出。另外，在假定选中的4比特存储器单元全部出故障的场合，其值也能被直接输出就那样，用检查装置能够很容易看到输出数据，从而能够检出全部故障。
现在，对半导体存储装置以3值输出方式进行整体试验后，再对安装在存储器电路板上的情况作一考虑。通常，在存储器电路板上安装有多个DRAM，在这种情况下，为了准确可靠地传送输出数据，在数据输出端子处设置了负载电阻，该负载电阻通常连接到工作电源电位Vcc。因此，在电路板安装中，以上述3值输出方式进行功能测试时，由于该负载电阻，高阻抗状态变成了高电平，因而，产生了这样的问题，即正确地进行半导体存储装置功能测试变得困难了。
因此，作为在电路板安装时也能正确地进行半导体存储装置的功能测试的构成，例如象IEEE1987年技术论文摘要第12页至第13页中由码希可等人在“300milDIP中所安装的90ns4 Mb DRAM”中所提出的那样，设计出了一种不包含该高阻抗状态的2值输出方式。图6A、6B中示出了该2值输出方式的电路构成例子及真值表，该2值输出方式在4比特存储器单元全部输出相同的数据时，输出数据Dout输出“1”，只要有1比特存储器单元出故障，其输出数据与别的不同时，输出数据Dout输出“0”，并想在4Mb DRAM中使该方式达到标准化。
这里，图6A示出了2值输出方式的逻辑运算电路简化后的一个结构例子，图6B示出了其真值表。参见图6A，2值输出方式的逻辑运算电路34设置有接受4比特存储器单元数据M0-M3输出的与门A3、接受4比特存储器单元数据的反转数据 M0- M0的与门A4/、接受与门A3、A4的输出又或门O1、和将或门O1的输出反转的反相器I1。或门O1的输出传给输出缓冲器38中所包含的晶体管TR1的栅极，反相器I1的输出传给输出缓冲器38中所包含的晶体管TR2的栅极。
如上所述，具备已有的2值输出方式测试模式的半导体存储装置虽然通过同时访问多比特存储器单元，用该多比特单元进行存储器单元的功能测试，来试图缩短功能测试所需时间，但在该装置中产生了以下问题。亦即，存储装置具有这样的缺点，假定同时选中的4比特存储器单元全部出故障，例如，尽管在该4比特存储器单元中全部写入了“1”，但是其读出数据全为“0”，则如图6B所示，该输出数据Dout将成为“1”，而把该半导体存储装置判定为合格品了。
对于这种存储器单元的故障，例如在制造半导体存储装置时产生的图形缺陷等固定性故障，通过预先用通常模式（1比特单元的存取）来对所有比特存储器单元作测试，能够将具有这样的故障的存储器单元除去。当然，在这种情况下，缩短测试时间的效果降低了。然而，在调查时间余量、电压余量等动作余量（余裕度）的测试中发生这样的情况时，用测试模式进行上述功能测试变得不可能了。这里，所谓时间余量是表示半导体存储装置中的控制信号的动作定时产生一定误差后装置仍能正常工作的余量，电压余量是表示例如工作电源电压变动一定程度后装置仍能正确工作的余量。现在举出刷新余量测试作为这样的功能测试的一个例子。
如前所述，在DRAM的存储器单元中，以“1”（对应于高电平）或“0”（对应于低电平）的形式将信息存储于存储器单元电容器中。特别是，该存储“1”的电位为高电平的状态，是存储器电容器部分中没有电子的耗尽状态，在热方面不平衡。因此，当长时间不访问该存储器单元（备用状态）时，例如通过接合泄漏电阻（半导体衬底与构成电容器的杂质区之间的接合部分的泄漏电阻）等慢慢地在电容器中聚集起电子，所存储的信息就变成“0”了。为此，必须每隔一定时间从各个存储器单元读出所存储的信息，并且再写入。这种动作通常称作为刷新。刷新余量测试是检查一次刷新到下一次刷新的时间延长到多长，该存储器单元仍能保持正确的信息。在该刷新余量测试中，只有在存储“1”的时候存储器单元发生故障，存储“0”的存储器单元（电容器中充满电子的状态）不产生故障。也就是说，在该刷新余量测试中只发生“1”变到“0”的错误。下面详细说明在刷新余量测试中会发生的问题。例如，假定在半导体存储装置的所有存储器单元中写入“1”，保持一定时间的备用状态（该时间称为数据保持时间），然后进行了读出测试。在数据保持时间较短的期间，各个存储器的数据保持正确，该数据保持时间很长时，存储器数据发生反转，产生存储器故障。即，在存储器单元中发生了“1”到“0”的错误。可是，在用2值输出方式的测试模式进行测试时，即使选中的存储器单元全部发生“1”到“0”的错误，选中的4比特存储器单元的输出仍变成全部一致，因此，根据图6B所示的真值表，该输出数据Dout成为“1”，该半导体存储装置就被判定为合格品了。
接着，参照图7A、7B说明在电压余量测试中会发生的问题。现在，例如考虑一下这种情况，在半导体存储装置的所有存储器单元中写入“1”，改变工作电源电压来进行该写入数据的读出测试。这种情况下，有必要验证在标准所保证的4.5v-5.5v范围内的工作电源电位下半导体存储装置正常工作。现在，假定有这样一种半导体存储装置，即，在通常模式（访问1比特单元）的测试中，如图7A所示工作电源电位处于4.75v以下时，发生了误动作。简单地说，就是在4.75v以下的工作电源电压下，对应于“1”的动作余量小，尽管在存储器单元中写入数据“1”，而存储器单元却输出“0”。在用2值输出测试模式测试该半导体存储装置时，如图7B所示，工作电源电位处于4.75v以上时，即便写入数据“1”，各存储器单元也输出数据“1”，因而判定为合格品，不产生问题。然而，工作电源电位为4.5v以下，在存储器单元中写入“1”时，选中的存储器单元就变得全部输出“0”，故根据图6B所示真值表，输出数据Dout成为“1”，该半导体存储装置被判定成合格品了。这里，在图7B中把存在于全部存储器单元出故障的情况与全部存储器单元合格的情况之间的过渡区（即，一部分存储器单元正确动作，一部分出故障的区域），夸大地作了表示，它是在全部存储器单元完全相同的理想状态下不存在的区域。
在半导体存储装置实际的出厂检查中，为了缩短测试时间，不象上面说的那样，改变工作电源电压反复进行功能测试，只在一个点上进行功能测试，例如在4.3v的工作电源电压下测试。因而，就发生了这样的问题，如图7A所示在通常模式的功能测试中判定为不合格的半导体存储装置如图7B所示那样被判定为合格品。
因而，本发明提供出一种具备能正确地判断半导体存储装置合格/不合格的功能测试模式的半导体存储装置，而消除了具备已有测试模式的半导体存储装置所存在的缺点。
本发明特定的目的在于提供具备改进了的2值输出方式测试模式的半导体存储装置。
本发明的动态半导体存储装置具备以多个规定数量的存储器单元单位进行功能测试的测试模式动作，它还具备在该测试模式下，同时选择规定数量的存储器单元的装置;接受外部来的写入数据的装置;与该接受写入数据的装置在工作中相结合，在上述所选出的规定数量存储器单元中的至少1个存储器单元中写入将上述写入数据值反转后的数据，与此同时在上述选出的规定数量存储器单元的余下的存储器单元中写入与上述写入数据值相同的数据的装置;访问上述选出的规定数量存储器单元，从上述写入了反转数据的存储器单元反转地读出其存储的数据，并且从上述选出的规定数量的存储器单元余下的存储器单元中直接读出其存储的数据的装置;在测试模式下接受上述读出装置的输出，并输出与所接受的输出数据相对应的逻辑值的装置。
在本发明的动态半导体存储装置中形成了这样的结构，在同时选中的规定数量的存储器单元中至少有一个单元写入了与写入数据值相反的数据，余下的存储器单元中直接写入原写入数据，在读出时，将写入反转数据的存储器单元数据反转读出，同时，将余下的存储器单元数据照原样读出。因而，即使有1个选中的存储器单元出故障，其存储信息反转，也能准确地检出该不合格存储器单元的信息，能够用多比特单元正确地进行半导体存储装置的功能测试。
图1是显示本发明一个实施例的动态半导体存储装置的结构的方框图。
图2是显示已有动态半导体存储装置全部结构的方框图。
图3具体地显示出已有半导体存储装置中存储器单元阵列主要部分的结构。
图4是表示图3中半导体存储装置的动作的波形图。
图5A及图5B是对多比特存储器单元同时进行动态半导体存储装置功能测试的3值输出方式逻辑运算电路的结构及其真值表，图5A示出该逻辑运算电路具体结构的一个例子，图5B示出其输入输出关系的真值表。
图6A及图6B显示了动态半导体存储装置的2值输出方式逻辑运算电路及其输入输出真值表，图6A显示该逻辑运算电路具体结构的一个例子，图6B显示其输入输出的真值表。
图7A及图7B用来说明在具有已有2值输出方式测试模式的半导体存储装置中电源电压余量测试产生的问题，图7A图解显示出在用1比特单位进行功能测试的普通模式下合格/不合格的判定，图7B图解显示出在用多比特单元进行测试的测试模式下合格/不合格的判定动作。
图中，10表示存储器单元阵列，10a-10d表示存储器单元阵列块，12a-12d表示读出放大器，14表示地址缓冲器，16a-16d表示行译码器，22表示半字节译码器，24表示选择门，26a-26d表示前置放大器，28表示输入缓冲器，34表示逻辑运算电路，36表示读出门，38表示输出缓冲器，100a-100d表示位线对BL、 BL与数据输入及输出线I/O、 I/O的连接，还表示至少在1个阵列块中写入反转后的写入数据，同时在余下的存储器单元中写入与写入数据相同的数据，在数据读出时，将写入该反转数据的存储器单元数据的存储信息反转输出，与此同时，将余下的存储器输出数据原样直接读出。
另外，在图中，相同符号表示相同或相当的部分。
面下，参照图1说明本发明动态半导体存储装置的一个实施例的结构。图1示出了与图2所示的已有1MDRAM的结构相对应的结构，同时，在与图2的半导体存储装置相对应的部分标上相同的参考号码。将图1和图2参照，很明显，图1所示本发明一个实施例的动态半导体存储装置中，如虚线圆1000a-100d所示，各存储器单元阵列块10a-10d中所包含的位线对BL、 BL与对应的数据输入及输出线I/O、 I/O的连接不同了。亦即，在存储器单元阵列块10a、10b及10d中，位线BL连接数据输入及输出线I/O，互补位线 BL连接互补数据输入及输出线 I/O。另一方面，在存储器单元阵列块10c中，位线BL连接互补数据输入及输出线 I/O3，互补位线 BL连接数据输入及输出线I/O3。在各个阵列块10a-10d中，对所有位线对可同样形成这种连接结构。
即在本发明中，在存储器单元阵列块10a、10b及10d内，选中的存储器单元连接位线BL时，在测试模式下写入与写入数据相同的数据，在存储器单元阵列块10c内，在测试模式下写入将写入数据反转后的数据值。
接着对动作进行说明。首先对功能测试动作中数据写入动作进行说明。这时，通过半字节译码器22及测试控制电路40，选出设置在存储器单元阵列块10a-10d中相同位置的存储器单元。现在假定写入缓冲器28的数据Din为“1”。这种情况下，在内部数据线DB、 DB上传送互补数据“1”，“0”。该互补数据对分别通过前置放大器26a-26d传送到数据输入及输出线I/O1、 I/O1、I/O4、 I/O4。另外，假定在各个存储器单元阵列块中已选出与位线BL相连的存储器单元。这时，在存储器单元阵列块10a、10b、10d中选出的存储器单元中写入“1”，另一方面，在存储器单元阵列块10c中选出的存储器单元中写入数据“0”。即，通过数据输入及输出线I/O1、 I/O1、I/O2、 I/O2、I/O4、 I/O4，在存储器单元阵列块10a、10b、10d中的位线BL上传送数据“1”，互补位线 BL上传送数据“0”。另一方面，因为连接方式转换了，在存储器单元阵列块10c中的位线BL上传送数据“0”，互补位线BL上传送“1”电平的信号。结果，存储器单元阵列块10a、10b、10d中选出的存储器单元中写入数据“1”，存储器单元阵列块10c中选出的存储器单元中写入数据“0”。现在，向选中的存储器单元的写入信息MO-M3表示为（1101）。现在考虑在前述刷新余量测试中存储器单元出故障，数据“1”变为“0”的情形。在这种情况下，在写入“0”的存储器单元中其数据也不变化，保持为“0”。现在假定在所有存储器单元中都发生数据“1”变到“0”的错误。这时，各存储器单元MO-M3存储的数据变成（0000）。接着，在数据读出时，该4比特存储器单元同时被读出，这时，因为存储器单元阵列块10c中的存储器单元信息反转读出，所以数据输入及输出线I/O1-I/O4上传送的数据成为（0010）。通过前置放大器26a-26d，该数据传给逻辑运算电路34。因此，在逻辑运算电路34中由于选中的4比特存储器单元的数据不一致，故判定该半导体存储装置不合格。即，在已有的2值输出方式测模式下，在刷新余量测试时发生“1”到“0”的错误的情况下仍判定为合格品，而在本发明的一个实施例中，由于全部4比特存储器单元数据不一致，而正确地判定为不合格。
另外，在测试电源电压余量时，电源电压低时对应于“1”的余量小的半导体存储装置中，尽管写入数据Din为“1”，至少在1个存储器单元中写入“0”，余下的存储器单元因工作电源电压余量小而发生“1”到“0”的数据反转，即使选出的该4比特存储器单元的存储数据变成（0000），而在数据读出时则成为（0010），因此，4比特存储器单元数据不一致，能够正确地判定为不合格。
另外，在上述的结构中选择与互补位线 BL连接的存储器单元时，若写入数据Din为“1”，在各存储器单元中也写入其反转数据，而在本发明的实施例中，在选出的1个存储器单元中写入与写入数据值相同的数据。因而，能够象上述那样正确地检出不合格的半导体存储装置。就是，现在写入数据Din为“1”，在选出的存储器单元与互补位线 BL相连的情况下，选出的那4比特存储器单元数据为（0010），即使数据“1”反转为“0”而变化成（0000），因读出时该4比特存储器单元数据成为（1101），因此，该4比特存储器单元数据不一致，从而能够正确地检出不合格品。
另外，在上述实施例中，形成在选出的存储器单元内只使1比特单元中写入与写入数据不同的数据的结构，而作为该种结构的替换，形成这样的结构，在测试模式下同时选中的存储器单元中至少有1比特存储器单元写入反转后的写入数据，在余下的存储器单元中写入与写入数据值相同的数据，这种结构也能够获得与上述实施例相同的效果。
又，在上述实施例中，作为半导体存储装置，示出了1兆位DRAM的结构，对同时选出的存储器单元数量为4个的情形作了说明，而代替此，在测试模式下同时选出的存储器单元的数量为4个以上或4个以下，也能够获得与上述实施例相同的效果。
再有，在上述实施例中，对在测试模式下同时从每个存储器单元阵列块选出1比特存储器单元的情况作了说明，而本发明并不限于这种结构，从任意的存储器单元阵列块同时选出多比特存储器单元的结构也是可以的。另外，在上述实施例中，位线对与数据输入及输出线I/O、 I/O的连接在至少1个阵列块中有变化，而反之，在至少1个阵列块中，在前置放大器26a-26d中改变数据总线DB、DB与数据输入及输出线I/O、 I/O的连接路径，也能够获得与上述实施例相同的效果。
再有，在上述实施例中，说明了同时选中的存储器单元与位线BL或互补位线 BL连接的情况，而与之相反，在同时选中的存储器单元中，至少1个存储器单元与互补位线 BL相连，而其他存储器单元与位线BL相连，这样的结构也能够得到与上述实施例相同的效果。
另外，本发明对于具备3值输出方式测试模式的存储装置也可能适用。
另外，在上述实施例中，说明了测试模式指示信号TE通过外部端子给出的情况，在外部所给的控制信号，例如行地址选通脉冲信号 RAS、列地址选通脉冲信号 CAS及写入指示信号 W，满足特定的时间关系时，例如满足写入指示信号为低电平，信号RAS为高电平、信号 CAS为低电平并且 CAS在 RAS之前那样的关系时产生内部测试指示信号，作为测试模式指示信号TE，这样也是行的。
再有，在上述实施例中，说明了对于1个存储器单元阵列块连接1对内部数据输入及输出线I/O、 I/O的结构，本发明并不限于这种结构，对于1个存储器单元阵列块连接多对内部数据输入及输出线I/O、 I/O的结构，本发明也有适用可能。
另外，在上述实施例中，说明了这样的结构，在各个存储器单元阵列块中，例如在图3中，位线BL和互补位线 BL按照由图的上方至下方的顺序正确地规则排列。而该位线的设置并不限于此。对于位线BL和互补位线 BL的排列顺序中具有例如BL、 BL、 BL、BL顺序那样的不同部分的位线排列结构，本发明也可能适用，并能够获得与上述实施例相同的效果。
除此之外，本发明并不限于上述实施例中示出的特定结构，只要不脱离本发明的范围，可以有种种变形和修改。
如上所述，按照本发明，在测试模式下，同时选出的规定数量的存储器单元中，至少有1个存储器单元在数据写入时，写入将写入数据反转后的数据，在余下的存储器单元中写入与写入数据值相同的数据，同时，在数据读出时，将写入了该反转数据的存储器单元的信息反转读出，余下的存储器单元则照原样直接读出，因此形成了这样的结构，即使发生了例如为“1”到“0”的数据反转，也能准确地检出该数据反转的发生，能够得到具备故障检出能力提高了的测试模式的动态半导体存储装置。亦即，根据本发明，能够获得具有故障检出能力提高了的2值输出方式测试模式的动态半导体存储装置。