电可编程记忆体及其制作方法 本发明涉及一种平面晶元结构的电可编程记忆体及其制程方法，特别是涉及一种可以增大电可编程记忆体的电容耦合比及减小晶元面积，并提升可编程记忆体的写入特性及降低制造成本的平面晶元结构的电可编程记忆体及制作方法。
如图1所示，为以往的电可编记忆体的单元，是以场氧化层10(FIELD OXIDE)作为主动层11(A_CTIVE)间的隔绝，由于在场区氧化层10会产生所谓的鸟嘴(BIRD’S BEAK)现象，使主动层11的间距无法缩小，但是可以使浮动栅极12(交叉线部份)延伸到场区氧化层10，而获得较高的电容耦合比，并获得较佳的单元电晶体的写入特性，然而，由于主动层11的间距及连接位元线的金属接触窗的面积会受到限制，使其有效单元面积(EFFECTIVE CELL SIZE)较大，导致制造成本无法降低，且无法达到在单元制作中追求高集成度的目的。
目前普遍使用的电可编程记忆体，如图2晶元的布局图所示，是藉由埋层N+形成源极和漏极，且两组并联的晶元电晶体共用一个金属接触窗，以提高晶元集成度。但是浮动栅极20(交叉线部份)是在埋层N+时，自我对准而形成，使其浮动栅极20面积与通道面积相同，造成电容耦合比降低到只有0.5，相对的晶元电晶体的写入特性较差。此外，这种制程方式是利用平背式蚀刻法(ETCHBACK)使双层多晶平坦化的方法，在产量上不容易控制，而且增加制作的复杂度。
在上述的电可编程记忆体地制作中，为了获得较佳的电容耦合比及较佳的写入特性，必须牺牲制程中高集成度的目标，而必须牺牲电容耦合比及较佳的写入特性，所以，对于半导体厂商来说，应发扬现有电可编程记忆体晶元的优点，不断追求集成度高的目标。
本发明的目的在于提供一种兼具有晶元高集成密度及高电容耦和比的平面晶元结构的可编程记忆体及其制程方法，可达到降低生产成本及提高可编程记忆体的写入特性的效果。
本发明的特征在于：利用平面晶元结构以提高集成密度，降低晶元面积，并且藉由浮动栅极与埋层N+的重叠面积，增大电可编程记忆体的电容耦合比。
本发明的制作方法，是先提供一硅基板，并在该硅基底植入高浓度杂质以形成第一埋层及第二埋层，再依序进行栅层氧化硅及第一多晶硅层沉积，并在第一多晶硅层上成长一隔绝层，然后以浮动栅极光阻对准，将非浮动栅极阻部份的隔绝层及第一多晶硅层蚀刻，再去除浮动栅极光阻，而后依序进行全面性氧化层及第二多晶硅层沉积，再以控制栅极光阻对准，并将非控制栅极部份的第二多晶硅层蚀刻，再去除控制栅极光阻，再成长一大于该隔绝层的等效厚度厚氧化层，并且利用在控制栅极所成长的厚氧化层为阻隔光罩作为自我对准蚀刻用的光阻，并对该隔绝层及该第一多晶硅层进行蚀刻。藉由上述的制作方法可制成本发明具有高电容耦合比平面晶元结构的电可编程记忆体。
下面结合附图及实施例对本发明进行详细说明：
图1是以往的电可编程记忆体的布局图。
图2是另一种以往电可编程记忆体的布局图。
图3是本发明的较佳实施例的布局图。
图4-9是本发明较佳实施例的制造流程示意图。
图10是本发明的较佳实施例的另一布局图。
本发明的制作方法包括下列步骤，其中，步骤(1)至步骤(9)所得的布局图如图3的虚线部份，图7是图3中直线I-I的剖面图，图8是图3中直线II-II的剖面图，步骤(10)的相对布局图如图10所示，图9为图10中直线III-III的剖面图。本发明的制程方法包括下列步骤：
(1)提供一P型硅基板30。
(2)在该P型硅基板30以离子布植法植入高浓度的杂质N+以形成第一埋层31及第二埋层32，第一埋层31及第二埋层32分别形成晶体管的漏极及源极。
(3)在该P型硅基板30及第一埋层31、第二埋层32依序进行全面性的栅层氧化硅33及第一多晶硅层34沉积。
(4)在第一多晶硅层34上成长一厚度约介于100-1000埃之间的氮化硅/二氧化硅的隔绝层35，该氮化硅/二氧化硅为SiO2/Si3N4/SiO2(以下简称“ONO”)或Si3N4/SiO2。
(5)以浮动栅极光阻40对准，并以干蚀刻法蚀刻掉非浮动栅极光阻40部份的隔绝层35及第一多晶硅层34，在蚀刻完成后，再去除浮动栅极光阻40，在此，第一复晶硅层34与第一埋层31及第二埋层32重叠的部份是介于0-2微米。
(6)在移开浮动硅极光阻40后，沉积一层薄氧化层36，薄氧化层36会在第一多晶硅层34的两侧形成较厚的沉积，而由于ONO中Si3N4不易成长SiO2的特性，使在第一多晶硅层34上只成长出约50埃的SiO2。
(7)进行全面性第二多晶硅层37沉积，该第二复晶硅层37形成晶体管的控制栅极。
(8)以控制栅极光阻50对准，并以干蚀刻法蚀刻非控制栅极光阻50部份的第二多晶硅层37，在蚀刻完成后，再去除控制栅极光阻50。
(9)在工作温度介于摄氏800-1200度的条件下成长一二氧化硅的厚氧化层38，且该厚氧化层38的厚度大于该隔绝层35(ONO)的等效厚度。
(10)利用厚氧化层38作为自我对准蚀刻的光阻，将非厚氧化层所覆盖的第一多晶硅层34精确对准蚀刻(也就是图3中斜线口)，此时所得到的完整的布局图就如图10所示，而蚀刻部份的剖视图就如图9所示，其中第一多晶硅层34及第二多晶硅层37重叠的区域(也就是图10交叉斜线区域口)就是浮动栅极，而其利用该厚氧化层38作为自我对准蚀刻，可避免因在蚀刻时在第一埋层31及第二埋层32上产生沟槽现象。藉由以上的制作方法，就可制成一种具有高电容耦合比平面晶元结构的电可编程记忆体，而本发明具有下列的优点：
1、采用平面晶元结构，藉由埋层N+使晶元的漏极及源极并联，提高集成密度，并使晶元面积缩小，制造成本降低。
2、浮动栅极与第一埋层N+、第二埋层N+的重叠面积加大，增大电可编程记忆体的电容耦合比，而其电容耦合比可达0.5-0.9，提升电可编程记忆体的写入特性。
3、浮动栅极与埋层N+的可变性较大，可随记忆体设计者的需求改变浮动栅极光阻的规格，而且晶元面积相差很小。
4、如图8中，8、8’的部份因有较厚的二氧化硅，在隔绝层蚀刻完后，还余有一层二氧化硅，可作为蚀刻第一多晶硅时第一埋层N+(源极)、第二埋层N+(漏极)的终止指示，而不会有过蚀刻所行成沟槽(TRENCH)的现象。而在图1中的以往晶元结构中，在蚀刻步骤时，会有沟槽形成于漏极部份，经常造成漏极阻值过高，使记忆体的工作时的速度变慢，另外如图2的晶元结构，一般在此步骤时，采用困难度较高的平背式蚀刻法，以防止沟槽形成，在制程上不容易控制，而本发明是采用在制造上比较容易控制的干蚀刻法。
5、在以往的制程上是利用浮动栅极光罩蚀刻隔绝层(ONO)及第一多晶硅层时，如果因过蚀刻使浮动栅极形成倒角(UNDERCUT)的现象，第二多晶硅(控制栅极)层积后，控制栅极的多晶硅会钻入此倒角内，形成所谓的纵梁(STRINGER)的现象，使并联的所有记忆体的控制栅极连接在一起，造成元件失效，然而本发明的制程方法中，是在成长二氧化硅层(厚氧化层)时，同时会使多晶硅形成的纵梁氧化成二氧化硅，解决因过蚀刻而导致元件失效的问题。
综上所述，本发明具有高电容耦合比平面晶元结构的电可编程记忆体及其制程方法，确实能兼具有晶元高集成度及高电容耦和比，并且可达到降低生产成本及提高可编程记忆体的写入特性的目的。