具有输出冗余取代选择信号装置的半导体存储器件.pdf

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摘要
申请专利号:

CN99103363.9

申请日:

1999.03.16

公开号:

CN1229249A

公开日:

1999.09.22

当前法律状态:

驳回

有效性:

无权

法律详情:

发明专利申请公布后的驳回|||专利申请权、专利权的转移(专利申请权的转移)变更项目:申请人变更前权利人:日本电气株式会社变更后权利人:恩益禧电子股份有限公司变更项目:地址变更前:日本东京变更后:日本神奈川登记生效日:2003.4.10|||公开|||

IPC分类号:

G11C11/40; H01L27/108

主分类号:

G11C11/40; H01L27/108

申请人:

日本电气株式会社;

发明人:

藤田真盛

地址:

日本东京

优先权:

1998.03.16 JP 065468/98

专利代理机构:

中原信达知识产权代理有限责任公司

代理人:

穆德骏;余朦

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内容摘要

一种半导体存储器件,具有输出每个存储体的冗余取代选择信号的冗余存储选择电路XRDN。在刷新操作时,每个冗余译码器XRED只比较由行地址信号XADD表示的地址与所存储的故障存储单元的地址,而不参考包含于行地址信号XADD中的存储体选择信号。冗余存储单元选择电路XRDN为各存储体A和B输出冗余取代选择信号XRDNS(A)、(B),以表示将用冗余存储单元进行取代的存储体。

权利要求书

1: 半导体存储器件,包括: 多个存储体,其包括具有多个存储单元的一个存储单元块,用于取 代存储单元中的故障存储单元的多个冗余存储单元,所说多个存储体能 够彼此独立地进行读/写; 由所说多个存储体共享的多个冗余译码器,用于存储故障存储单元 和该故障存储单元所属的存储体的地址,在数据读/写操作中,分别比较 一个地址和由所提供的地址信号表示的存储体选择信号与故障存储单 元和该故障存储单元所属存储体的地址,在刷新操作中,只比较由地址 信号表示的地址与故障存储单元的地址; 取代存储单元存储装置,存储用于取代故障存储单元的冗余存储单 元的地址,激活将取代故障存储单元的冗余存储单元,并给所说每个存 储体输出冗余取代选择信号,该信号表示在由地址信号表示的地址与存 储于每个所说冗余译码器中的故障存储单元的地址匹配时,将用冗余存 储单元进行取代的存储体。
2: 如权利要求1的半导体存储器件,还包括冗余行激活装置,用 于根据来自所说取代存储单元存储装置的指令激活和去激活冗余字 线。
3: 如权利要求1的半导体存储器件,其中每个所说冗余译码器包 括用于根据多个熔丝中是否存在被切断的熔丝而在存储单元阵列中存 储故障存储单元的地址的装置,其中所说取代存储单元存储装置包括用 于根据多个熔丝中是否存在被切断的熔丝来存储将被故障存储单元取 代的冗余存储单元的地址的装置。
4: 如权利要求1的半导体存储器件,其中每个存储单元和每个冗 余存储单元皆与子字线相连,多个子字线与一个主字线相关。
5: 如权利要求1的半导体存储器件,其中每个冗余译码器包括用 于比较由地址信号表示的地址和存储单元的数据读/写操作与刷新操作 之间位数不同的故障存储单元的所存储地址,从而不参考存储体选择信 号的装置。
6: 如权利要求5的半导体存储器件,还包括冗余行激活装置,用 于根据来自所说取代存储单元存储装置的指令激活和去激活冗余字 线。
7: 如权利要求5的半导体存储器件,其中每个所说冗余译码器包 括用于根据多个熔丝中是否存在被切断的熔丝而在存储单元阵列中存 储故障存储单元的地址的装置,其中所说取代存储单元存储装置包括用 于根据多个熔丝中是否存在被切断的熔丝而存储将被故障存储单元取 代的冗余存储单元的地址的装置。
8: 如权利要求5的半导体存储器件,其中每个存储单元和每个冗 余存储单元与子字线相连,多个子字线与一个主字线相关。

说明书


具有输出冗余取代选择信号装置的半导体存储器件

    本发明涉及半导体存储器件,特别涉及具有故障存储单元的修正装置的半导体存储器件。

    如DRAM(动态随机存取存储器)等半导体存储器件在多对位线和多个字线的各交叉点处有存储单元。这种半导体存储器件中,用行地址选择字线,用列地址选择成对位线,从而可以读取所要求存储单元的存储信息。

    为了增大存储容量,或由于成对位线长度的限制,如DRAM等常规半导体存储器件采用将存储区分成多块的方式。

    为了读取存储于包括这种多块的半导体存储器件的存储单元中的信息,首先要指定一个行地址,然后指定一个列地址,并必须指定一个块地址。指定地址后,从外部提供命令,从而进行如数据写入或读取等各种操作。

    然而,即使如上所述半导体存储器件包括许多块,但仍存在一个问题,即在一块正在被处理时,便不能处理另一块,所以增大存储容量和增加块数需要很长时间去读取所存储信息。

    为解决此问题,已采用同步DRAM等,其中存储单元被分成可以彼此独立操作的各存储体,而不是被分成许多块。

    每个存储体内,具有一组外部提供的地址信号所指定的一组存储单元被激活。此时,各存储体可以同时处于激活状态。将被激活的存储单元组的地址在各存储体中是独立的。

    图1示出了包括这种多个存储体的半导体存储器件的结构。

    该图中,假定存储体数为2[存储体A(ARRAY0)和存储体B(ARRAY1)],构成每个存储体的子阵列数为四(SA00-SA03,SA10-SA13),每个子阵列中的子字线(未示出)数为512。另外,这里利用分级字线结构进行说明。这种情况下,子字线数对于一个主字线MWL来说为8。所以,每个存储体的行地址包括11位(X0-X10)。每个存储体中的每个子阵列标记为X9-X10,每个子阵列中的每个主字线标记为X3-X8,一个主字线地8个子字线中的每一个标记为X0-X2。

    用由X0指定的两个行地址进行冗余存储单元取代故障存储单元的操作。每个子阵列具有一个冗余主字线RMWL(冗余MWL)和与之相连的八个子字线。

    图2a和2b是说明该常规半导体存储器件的操作的时间流程图。图2a是选择冗余存储单元时的时间流程,图2b是不选择冗余存储单元时的时间流程。图2a和2b表示了一个信号,该信号表示对应于每个ACT的存储体处于激活态,该信号是由命令译码器(未示出)等响应于来自外部的命令输入产生的。

    图1中,包括11位的XADD是行地址信号,它是根据ACT信号由地址缓冲器(未示出)从外部取得的。XABF表示行地址信号缓冲电路,其根据行地址信号XADD中的X1-X10产生互补的信号X1N-X10N、X1T-X10T。各冗余译码器XRED是存储要被取代的各故障地址,并进行故障地址的存储/比较的电路。

    图3是展示如上所述的冗余译码器XRES的例子的电路图。冗余译码器XRED比较行地址信号XADD与存储于其中的故障地址。

    在该常规半导体存储器件中,用两个子字线作一个单元进行取代,以便存储构成行地址信号XADD的X1-X10。由X0指定的各子字线,例如行地址0和行地址1,在它们中的任一个加到冗余译码器XRED时,冗余译码器XRED内不能区分它们,并确定它们作为故障地址。

    在冗余译码器XRED中,通过断开熔丝F1N-F10N或者F1T-F10T存储取代地址。尽管断开熔丝的方式没有特别限制,但一般采用激光束的方式。断开FnN或FnT使得一位取代地址将被存储。例如,取代地址中的相关位为0或1时,断开F1N-F10N,而不断开F1T-F10T。

    下面说明冗余译码器XRED的操作。首先,所有行地址信号XADD就到低电平,并且冗余预充电信号PXR变到低电平,从而使节点100变到高电平。然后,根据来自外部的地址信号,在构成行地址信号XADD的11位互补信号内设置状态X1N-X10N和X1T-X10T。此时,由于XnN和XnT(n=1-10)是互补信号,其中之一为高电平,另一个为低电平。例如,在行地址为0或1时,X1N-X10N为高电平,X1T-X10T为低电平。所以,使得节点100和节点101导电,除非存储于熔丝FnN、FnT中的取代地址与行地址信号XADD匹配。

    在冗余预充电信号PXR变为高电平,且取代地址与行地址信号XADD不匹配时,节点100变为低电平,而在它们匹配时,节点100变为高电平。节点100的电平响应于锁定信号XLAT固定在节点102,并被作为故障地址匹配信号XREBL输出。图2a展示了取代地址与行地址信号XADD匹配,且输出高电平的故障地址匹配信号XREBL时的情况。图2b展示了取代地址与行地址信号XADD不匹配,且输出低电平的故障地址匹配信号XREBL时的情况。

    在ACT信号变为低电平时,响应于图2a和2b所示的XPRE信号,不选择有故障地址匹配信号XREBL,从而不会选择已选冗余存储单元。

    图4是展示冗余存储单元选择电路XRDN的例子的电路图。冗余存储单元选择电路XRDN与每个冗余行译码器RXDC一一对应存在。由于对于两个子字线存在一个冗余译码器XRES,所以对于四个冗余译码器XRED存在一个冗余存储单元选择电路XRDN。该比例等于主字线数与子字线数的比例。在与之相连的四个故障地址匹配信号XREBL之一变为高电平时,冗余存储单元选择电路XRDN使得被预充电电路(未示出)设置为高电平的冗余取代选择信号XRDNS下拉到低电平。冗余取代选择信号XRDNS是一个表示已选择冗余存储单元的信号。另外,冗余存储单元选择电路XRDN使得冗余行译码器选择信号RXDS变到高电平,并激活一对一相连的冗余行译码器RXDC。

    另外,响应于故障地址匹配信号XREBL,被预充电电路(未示出)设置在高电平的冗余子字线选择信号RRAIS1、RRAIS2选择性地被下拉到低电平。在与冗余存储单元选择电路XRDN相连的四个故障地址匹配信号XREBL0-XREBL3中的XREBL0变到高电平时,RRAIS1、RRAIS2不被下拉到低电平。然而,在XREBL1变为高电平时,只有RRAIS1被下拉,在XREBL2变为高电平时,只有RRAIS2被下拉,在XREBL3变为高电平时,两个冗余子字线选择信号RRAIS1、RRAIS2被下拉。因此,比较结果是冗余译码器XRED与冗余子字线选择信号RRAIS信号状态匹配。

    冗余译码器XRED和冗余存储单元选择电路XRDN都相对于它们中的每一个属于且只有选择相关存储体时操作的存储体固定。另外,冗余预充电信号PXR、锁定信号XLAT、XPRE、冗余行译码器选择信号RXDS、冗余取代选择信号XRDNS对于每个存储体独立存在,且独立工作。

    图1中的XPR表示由行地址信号XADD产生行地址预译码信号PXADD的行地址预译码器,如图2a和图2b所示。要注意的是,行地址预译码信号PXADD包括含有通过预译码X3-X5得到的X3N、4N、5N-X3T、4T、5T的八个信号,还包括含有通过预译码X6-X8得到的X6N、7N、8N-X6T、7T、8T的八个信号,还包括含有通过预译码X9、X10得到的X9N、10N-X9T、10T的四个信号。包含X3T、4T、5T等等的八个信号和包含X6T、7T、8T等等的八个信号用于选择每个子阵列中的行译码器XDEC,而包含X9T、10T等等的四个信号用于选择SXC电路中的子阵列。行预译码地址信号PXADD在行地址译码电路XPR内延迟,以便等待确定是否选择了冗余存储单元,并被锁定信号XLAT信号锁定。在ACT信号变为低电平时,所有行预译码地址信号PXADD未被XPRE信号选择。结果所选择存储单元未被选择。

    图5是展示子阵列选择电路SXC的例子的电路图。在行地址信号XADD与存储在冗余译码器XRED中的冗余故障取代地址中的任何一个不匹配,且冗余行译码选择信号RXDS保持高电平时,子阵列选择电路SXC根据行预译码地址信号PXADD(X9,X10)激活包含于相关子阵列中的一个读出放大器阵列(未示出),并激活子阵列选择信号BSEL。

    在行地址信号XADD与存储于冗余译码器XRED中的故障取代地址的任一个匹配,且冗余行译码器选择信号RXDS变为低电平时,子阵列选择电路SXC根据冗余取代选择信号XRDNS激活一个读出放大器阵列,并激活子阵列选择信号RSED。此时,在由行预译码地址信号PXADD表示的子阵列和由冗余取代选择信号XRDNS表示的子阵列不匹配时,由行预译码地址信号PXADD表示的子阵列中的冗余主字线和读出放大器阵列禁止激活。在任何情况下,要激活的读出放大器阵列都包含于含有激活字线的子阵列中。

    图6是展示行译码器XDEX的例子的电路图。行译码器XDEC根据行预译码地址信号PXADD(X3-X8)和子阵列选择信号BSEL激活主字线MWL。然而,在行地址信号XADD与存储于冗余译码器XRES中的取代地址中的任一个匹配,且冗余行译码器选择信号变为低电平时,将不进行该激活。

    图7是展示冗余行译码器RXDC的例子的电路图。在行地址信号XADD与存储于冗余译码器XRED中的任何取代地址匹配时,冗余行译码器RXDC根据冗余取代选择信号XRDNS将激活相应的冗余主字线RMWL。所以,包括故障地址的主字线将由冗余主字线取代。

    图8是展示子字线选择电路RAIS的例子的电路图。在行地址信号XADD与冗余译码器XRED的任何故障取代地址皆不匹配,且冗余行译码器选择信号RXDS为高电平时,子字线选择电路RAIS将根据行地址信号XADD(X0-X2)只激活子字线选择信号RAI0-RAI7中的一个。另一方面,在行地址信号XADD与冗余译码器的故障取代地址之一匹配,且冗余行译码器选择信号RXDS为低电平时,冗余子字线选择信号RRAIS1代替行地址信号XADD的X1,冗余子字线选择信号RRAIS2代替X2,行地址信号XADD的X0用于选择子字线选择信号RAI0-RAI7中的一个。主字线MWL和子字线选择信号RAI施加到子字线驱动电路(未示出),这些信号的AND逻辑用于选择子字线SWL。子字线SWL直接与存储单元相连,以激活存储单元。

    如上所述,按该现有技术,冗余译码器XRED、由此激活的主字线和子字线选择信号RAI间的关系是固定的,结果导致了每个冗余译码器XRED和子字线的固定关系。另外,一个冗余译码器XRED负责取代的各字线数(这种情况下两个)也是固定的。

    这种情况下,每个存储体存在着四个冗余主字线,和32个相关子字线。一个存储体中存在着16个冗余译码器XRED。由于一个冗余译码器XRED的取代利用具有只是X0不同的地址的两个子字线作一个单元,所以,如果所有故障点中的每一个都只具有一个行地址或只是X0不同的两个行地址,则可以修正每个存储体的高达16个故障点。

    然而,如果每个故障点没有两个只有X0不同的地址,例如,如果主字线(对应于具有只有X0-X2不同的一个地址的八个子字线)发生故障,四个冗余译码器XRED用于有八个子字线的取代。这种情况下,每个存储体中的冗余译码器XRED可用于修正四个主字线。任何情况下,冗余译码器XRED电路和用于故障取代的冗余子字线将只用于每个存储体内,而不用于另一存储体的故障取代。

    然而,在上述半导体存储器件中,例如,在实际存在于存储体B中的故障存储单元用实际存在于存储体A中的冗余存储单元取代时,如果取代存储体B中的存储单元的存储体A中的冗余存储单元将在激活存储体A的时序被激活,则可同时激活存储体A中的两个存储单元。在这些存储单元共享一个读出放大器时、数据线等时,将发生错误。由于不同存储体中的两个存储单元的地址可以从外部单独且任意指定,这个问题对于各地址的所有组合来说无法避免。

    因此,在具有如图1所示的结构的半导体存储器件中,通过共享不同存储体中的冗余存储单元不可能进行修正,所以每个存储体中的故障存储单元只可能由同一存储体中的冗余存储单元取代。因此,关于某些存储体中局部存在故障的芯片,在故障存储单元不能用甚至一个存储体中的冗余存储单元取代时,则不能修正整个芯片,这是降低成品率的主要原因。

    另外,由于用激光切割熔丝限制了较细的熔丝,所以冗余译码器一般需要比其它电路更大的面积。所以,可以提供的冗余存储单元的最大数量由可以提供的冗余译码器数决定。

    就结构和制造方法而言,半导体存储器件具有用于故障位的地址设置的不同图形。这些故障图形分为两种故障图形,其一是可以通过一个行地址取代修正的故障图形,例如,由如构成存储单元的晶体管等元件引起的单位故障,由存储单元阵列中的布线断开引起的单线故障,其二是可以通过多个行地址取代被修正的故障图形,例如行译码器电路故障和由存储单元阵列中的布线间短路引起的相邻行故障。

    另外,甚至在需要多线取代的情况下,由于取决于该步骤期间积累的粉尘量,所以需要取代的相邻行地址的量是不确定的,这是导致布线间短路的主要原因。因此,由于现有技术中由一个冗余译码器进行固定数目行地址的故障取代,所以,在相邻故障行地址数超过取代单元时,需要多个冗余译码器进行取代。相反,如果相邻故障行地址数少于取代单数,进行取代将包括与故障行地址相邻的非故障行地址,因而降低了利用冗余存储单元的效率。

    图9展示了克服该问题的常规半导体存储器件。在图1所示的常规半导体存储器件中,冗余存储单元选择电路XRDN和冗余译码器XRED永久性地提供给每个存储体A、B,而图9所示的半导体存储器件中,冗余存储单元选择电路XRDN和冗余译码器XRED共同提供给存储体A和B。

    因此,图9中的子阵列选择电路SXC、行译码器XDEC和子字线选择电路RAIS的结构不同于图1中的子子阵列选择电路SXC、行译码器XDEC和子字线选择电路RAIS。

    图10a和10b展示了图9所示常规半导体存储器件的工作情况。图10a是选择冗余存储单元时的时间流程图,而图10b是不选择冗余存储单元时的时间流程图。这里将不再特别解释与图1中常规半导体存储器件相同的信号操作。

    该常规半导体存储器件中的行地址信号XADD包括用于指定除行地址外的存储体的存储体选择信号CBS。

    图11是展示冗余译码器XRED的例子的电路图,其包括熔丝FBSN、FBST,用于存储将被取代的存储体,作为图3中冗余译码器XRED的补充。

    如图11所示,行地址信号缓冲器电路XABF响应行地址信号XADD产生互补的信号X0N-X10N和X0T-X10T,响应于存储体选择信号CBS产生互补的信号CBST、CBSN。

    在图11所示的冗余译码器XRED中,除存储于熔丝FnN、FnT的取代地址与行地址信号XADD匹配,且所选存储体选择信号CBS与存储于熔丝FCBN、FCBT中的要被取代的存储体匹配时,将使节点100和101导电。

    图12是展示其中对于四个冗余译码器XRED电路存在一个冗余存储单元选择电路XRDN的冗余存储单元选择电路XRDN的例子的电路图。

    在与之相连的四个故障地址匹配信号XREBL之一变为高电平时,冗余存储单元选择电路XRDN利用预充电电路(未示出),将设置为高电平的冗余取代选择信号XRDNS下拉到低电平。冗余取代选择信号XRDNS是表示一个冗余存储单元已被选择的信号。

    信号XRLEN0、XRLEN1一般由预充电电路(未示出)设置为高电平,且在与XRDN相连的四个故障地址匹配信号XREBL之一变为高电平时,被选择性地下拉到低电平。信号XRLEN0、XRLEN1表示要被取代的子字线数。这种情况下,在信号XRLEN0和XRLEN1都为低电平时,将取代一个子字线,在各信号分别为高电平和低电平时,取代两个子字线,在各信号分别为低电平和高电平时,取代四个子字线。

    另外,由预充电电路(未示出)设置在高电平的冗余行译码器选择信号RXDS0和RXDS1将根据熔丝FX00-FX13选择性地被下拉。冗余行译码器选择信号RXDS0和RXDS1是选择将被激活的冗余主字线和包括主字线的子阵列的信号。

    另外,冗余子字线选择信号RRAIS1和RRAIS2信号作为用于选择子字线选择信号RAI的信号,它们由预充电电路(未示出)设置为高电平,它们根据熔丝FR0、FR1被选择性地下拉。

    除非通过在一个冗余译码器XRED中进行比较实现匹配,否则所有信号皆保持在高电平,

    冗余译码器XRED和冗余存储单元选择电路XRDN不固定于它们中的每一个所属的并为之工作的存储体;且与所选的存储体无关。因此,冗余预充电信号PXR、锁定信号XLAT、XPRE、冗余行译码器选择信号RXDS、冗余取代选择信号XRDNS和冗余子字线选择信号RRAIS也都由各存储体共享,无论要激活的存储体如何,这些信号都工作。

    图13是展示子阵列选择电路SXC的例子的电路图。在行地址信号XADD与存储于冗余译码器XRED中的任何故障取代地址皆不匹配,且冗余行译码器选择信号RXDS0、RXDS1保持高电平时,子阵列选择电路SXC译码行预译码地址信号PXADD(X9,X10),如图10b所示,响应于行译码器地址锁定信号XDLA锁定通过译码所产生的信号,激活含于由行预译码地直信号PXADD指定的子阵列中的读出放大器阵列(未示出),并根据该锁定信号激活子阵列选择信号BSEL。

    在行地址信号XADD与存储于冗余译码器XRED中的任何取代地址匹配,且冗余行译码选择信号RXDS0、RXDS1变为低电平时,每个子阵列选择电路SXC译码冗余取代选择信号XRDNS,响应行译码器地址锁定信号XDLA锁定通过译码所产生的信号,并根据该锁定信号激活由冗余取代选择信号XRDNS指定的读出放大器阵列,如图10a所示。此时,在由行预译码地址信号PXADD表示的子阵列和由冗余取代选择信号XRDNS表示的子阵列不匹配时,禁止激活由行译码地址信号PXADD表示的子阵列中的冗余主字线和读出放大器阵列。

    任何情况下,要激活的读出放大器阵列包括在含有激活字线的子阵列中。

    图14是展示行译码器XDEC的例子的电路图。行译码器XDEC响应于行译码器地址锁定信号XDLA锁定行预译码器地址信号PXADD(X3-X8)和子阵列选择信号BSEL,以激活主字线。然而,在行地址信号XADD与存储于冗余译码器XRED中的任何取代地址匹配,且冗余行译码器选择信号RXDS变为低电平时,将不进行如图10a所示的激活。另外,在ACT信号变为低电平时,行译码器预充电信号XDPR信号不选择所有主字线MWL,如图10a所示。

    图15是展示冗余行译码器RXDC的例子的电路图。在行地址信号XADD与存储于冗余译码器XRED中的任何取代地址匹配,且冗余行译码器选择信号RXDS变为低电平时,冗余行译码器RXDC响应于冗余取代选择信号XRDNS信号激活冗余主字线RMWL,如图10a所示。在ACT信号变为低电平时,行译码器预充电信号XDPR不选择所有冗余主字线RMWL,如图10b所示。

    图16是展示行译码器XDEC电路的例子的电路图。在行译码器XDEC电路中,子字线选择电路RAI响应于行地址预译码信号PXADD、RRAIS和冗余行译码器选择信号选择子字线选择信号RAI。在行地址信号XADD与冗余译码器XRED电路的任何故障取代地址都不匹配,且冗余行译码器选择信号RXDS为高电平时,行译码器XDEC电路根据行地址信号XADD(X0-X2)只激活子字线选择信号RAI0-RAI7之一。另一方面,在行地址信号XADD与冗余译码器XRED的任何故障取代地址匹配,且至少一个冗余行译器选择信号RXDS0、RXDS1为低电平时,行译码器XDEC电路激活冗余子字线选择信号RRAIS。

    在信号XRLEN0和XRLEM1都为低电平(取代一个的情况),代替行地址信号XADD的X0的RRAIS0信号、代替行地址信号XADD的X1的RRAS1信号和代替行地址信号XADD的X2的RRAIS2信号将用于选择RAI0-RAI7之一。

    在信号XRLEN0为高电平,且信号XRLEN1为低电平(取代两个的情况)时,代替行地址信号XADD的X1的RRAS1信号、代替行地址信号XADD的X2的RRAIS2信号及行地址信号XADD的X0将用于选择RAI0-RAI7之一。

    在信号XRLEN0为低电平,XRLEN1为高电平(取代四个的情况)时,代替行地址信号XADD的X2的RRAIS2信号及行地址信号XADD的X0、X1将用于选择RAI0-RAI7之一,其中所选信号响应于XDLA信号被锁定。在ACT信号变为低电平时,XDPR信号不选择所有RAI信号。

    主字线MWL和子字线选择信号RAI通过这些信号的AND逻辑加到子字线驱动电路(未示出),以选择子字线SWL。子字线SEL直接与存储单元相连,以激活它们。

    在ACT信号变为低电平时,行译码器预充电信号XDPR不选择所有主字线MWL或冗余主字线RMWL和子字线选择信号RAI,从而也不激活子行线SWL。

    在这种常规半导体存储器件中,通过切割从多个熔丝中选择的熔丝确定其取代地址将被每个冗余译码器XRED存储的每个存储体。

    类似于图1所示的现有技术,每个存储体中具有四个冗余主字线和32个相关子字线。每两个存储体具有32个冗余译码器XRED(芯片中存在的数目与图1所示的现有技术数目相同)。

    因此,在所有冗余译码器XRED都用于存储体A,且每个取代限于一个地址(对应于如一位故障等故障,子字线断开等)时,可修正存储体内高达32个故障。所以,在故障不均匀分布于各存储体中时,可以提高故障修正效率。

    另一方面,具有只是X0、X1不同的地址的四个子字线可以仅通过一个冗余译码器XRED用冗余存储单元取代。所以,在例如主字线(对应于具有除X0-X2外相同地址的八个子字线)发生故障时,两个冗余译码器XRED用于八个子字线的取代。这种情况下,八个冗余译码器XRED可用于修正每个存储体中的四个主字线(32个子字线)。由于每个存储体中只有四个主字线,所以对存储体A来说可以不做更多的修正。然而,这种情况下,对于存储体B来说,其余24个冗余译码XRED可用于修正高达24个故障点。所以,甚至在一点的故障包括许多顺序故障地址时,也可以提高故障修正效率。

    如上所述,不象图1所示的常规半导体存储器件,在图9所示的常规半导体器件中,由于冗余译码器XRED可用于取代存储体A、B任何一个中的故障单元,所以可有效地利用存在于各存储体中的冗余存储单元。甚至在在某些存储体中局部存在故障时,不管冗余译码器XRE和冗余存储单元数相同与否,与图1所示现有技术相比,提高了修正的可能性,所以,在基本上不增大芯片面积的同时可以提高成品率。

    关于同步DRAM,在读/写时,只有要进行读/写的存储器所属的存储体被激活,而在刷新时,同时激活许多存储体。在读/写时,激活相关字线,然后使读出放大器工作,而在刷新时只有读出放大器工作。

    尽管上述常规半导体存储器件中,冗余译码器XRED是由存储体A和B共享,从而提高取代效率,但是在同时激活存储体A和B情况下的刷新时存在一个问题。例如,在进行存储体A中的故障存储单元的取代时,如果同时激活存储体A和B的话,则冗余取代选择信号XRDNS也提供给存储体B,强迫对不需要的存储B取代。

    以此方式,图9所示常规半导体存储器件中,在各故障存在于不同存储体中时,刷新时不能同时激活两个存储体。另外,如果为了刷新同时激活两个存储体,必须为每个存储体提供冗余译码器。

    即,图9所示的上述常规半导体存储器件具有如下缺点,由于在多外存储体共同具有冗余译码器,且各故障存在于不同存储体中时,对于刷新不能同时激活多个不同存储体,所以,每个存储体都需要冗余译码器,降低了取代效率,所以成品率退化。

    本发明的目的是提供一种半导体器件,甚至在各故障存在于不同存储体中时,也能够进行刷新,以提高取代的效率,进而提高成品率。

    本发明应用于一种半导体存储器件,该器件具有:包括多个存储单元的存储单元块;用于取代存储单元块中的故障存储单元的多个冗余存储单元;能够彼此独立地读/写的多个存储体;多个冗余译码器;及取代存储单元存储装置。

    该冗余译码器由多个存储体共享,其存储故障存储单元的地址,并比较由所提供的地址信号表示的地址与存储于其中的故障存储单元地址。取代存储单元存储装置存储用于取代故障存储单元的冗余存储单元地址,并在由地址信号表示的地址和故障存储单元的地址与存储于每个冗余译码器中的地址匹配时,激活冗余存储单元,进行故障存储单元的取代。

    为了实现上述目的,在本发明的半导体存储器件中,在刷新操作时,除上述操作外,冗余译码器比较由地址信号表示的地址与故障存储单元的存储地址,而不参考含于地址信号中的存储体选择信号。除上述操作外,取代存储单元存储装置为每个存储体输出表示利用冗余存储单元进行取代的存储体的冗余取代选择信号。

    在刷新操作中,每个冗余译码器比较由地址信号表示的地址与故障存储单元的地址,而不参考包含于地址信号中的存储体选择信号。取代存储单元存储装置为每个存储体输出表示表示利用冗余存储单元进行取代的存储体的冗余取代选择信号。

    因此,在多个存储体同时被激活时,要决定是否甚至刷新时对每个存储体进行取代的决定,以便属于多个存储体且被同时激活的存储单元的取代用共同的冗余译码器进行。结果,由于提高了取代效率,所以提高了成品率。

    从以下结合展示本发明例子的各附图的说明,可以更清楚本发明的上述和其它目的、特点及优点。

    图1是展示常规半导体存储器件的结构的框图;

    图2a是展示现有技术中选择故障地址的操作的时间流程图;

    图2b是展示不选择故障地址的操作的时间流程图;

    图3是展示冗余译码器XRED的例子的电路图;

    图4是展示图1中的冗余存储单元选择电路XRDN的例子的电路图;

    图5是展示图1中的SXC电路的例子的电路图;

    图6是展示图1中的行译码器XDEC的例子的电路图;

    图7是展示图1中的冗余行译码器RXDC的例子的电路图;

    图8是展示图1中的子字线选择电路RAIS的例子的电路图;

    图9是展示另一常规半导体存储器件的结构的框图;

    图10a是展示图9中的半导体存储器件中选择故障地址的操作的时间流程图;

    图10b是展示图9中的半导体存储器件中不选择故障地址的操作的时间流程图;

    图11是展示图9中的冗余译码器XRED的例子的电路图;

    图12是展示图9中的冗余存储单元选择电路XRDN的例子的电路图;

    图13是展示图9中的子阵列选择电路SXC的例子的电路图;

    图14是展示图9中的行译码器XDEC的例子的电路图;

    图15是展示图9中的冗余行译码器RXDC的例子的电路图;

    图16是展示图9中的子字线选择电路RAIS的例子的电路图;

    图17是展示本发明一个实施例的半导体存储器件的结构的框图;

    图18是图17中的冗余存储单元选择电路XRED的电路图;

    图19是展示在存储体A和B中进行取代时的刷新操作的时间流程图;

    图20是展示不在存储体A或B中进行取代时的刷新操作的时间流程图;

    图21是展示仅在存储体A中进行取代时刷新操作的时间流程图;

    图22是展示仅在存储体A中进行取代时读/写操作的时间流程图。

    图9中的常规半导体存储器件中的冗余存储单元选择电路XRED仅输出表示在由冗余存储单元进行取代时已选择了冗余存储单元的冗余取代选择信号XRDNS。而如图17所示,本发明一个实施例的半导体存储器件中的冗余存储单元选择电路XRDN设计为输出表示已选择了存储体A中的冗余存储单元的冗余取代选择信号XRDNS(A)和表示已选择了存储体B中的冗余存储单元的冗余取代选择信号SRDNS(B)。冗余取代选择信号SRDNS(A)加到存储体A中存在的冗余行译码器RXDC、子阵列选择电路SXC及子字线选择电路RAIS,而冗余取代选择信号XRDNS(B)加到存储体B中存在的冗余行译码器RXDC、子阵列选择电路SXC及子字线选择电路RAIS。

    参见图18,在冗余存储单元选择电路XRDN中,如果没切断熔丝FS00-FS03中的相应熔丝,在故障地址匹配信号XREBL0-3变为高电平时,冗余取代选择信号XRDNS(A)变为低电平。另外,如果没切断熔丝FS10-FS13中的相应熔丝,在故障地址匹配信号XREBL0-3类似地变为高电平时,冗余取代选择信号XRDNS(B)变为低电平。

    本实施例的半导体存储器件中的行地址信号缓冲器XABF设计成用于确定在刷新时将器件设置为使互补信号CBST、CBSN为低电平,并在不提供行地址信号XADD中的前面各位的存储体选择信号时,输出这些信号。

    所以,在刷新时,不管是否指定了存储体A或B冗余译码器XRED,如果行地址与存储于冗余译码器XRED中的地址匹配,则仅输出故障地址匹配信号XREBL。在冗余存储单元选择电路XRDN中,各熔丝设置成将冗余取代选择信号XRDNS提供给与这样一个存储体相同的存储体,具有提供给冗余存储单元选择电路XRDN的输出故障地址匹配信号XREBL的冗余译码器XRED被指定给所说的这样一个存储体。

    例如,在从存储体A的冗余译码器XRED输出的故障地址匹配信号XREBL提供给冗余存储单元选择电路XRDN时,只输出冗余取代选择信号XRDNS(A),而不输出冗余取代选择信号XRDNS(B)。所以,由该冗余存储单元在存储体A中进行取代,而不在存储体B中进行取代。

    以此方式,在本发明的半导体存储器件中,甚至在行地址信号XADD中不存在存储体选择信号CSA的情况下进行刷新时,实际上也可以只取代要被取代的存储体。

    图19-22是展示本实施例的操作时间流程图。这些时间流程中除冗余取代选择信号XRDNA(A)、XRDNS(B)外的信号的操作与图10a和图10b所示类似,这里省略了对它们的说明。

    图19是展示在存储体A和B中进行取代时刷新操作的时间流程图。

    这种情况下,一旦被预充电且变为高电平后,冗余取代选择信号XRDNS(A)、XRDNS(B)都变为低电平,即,通过故障地址匹配信号XREBL而有效。所以,激活冗余主字线RMWL,而不是存储体A和B中的主字线MWL。

    图20是展示不在存储体A或B中进行取代的刷新操作的时间流程图。

    这种情况下,一旦被预充电且变为高电平后,冗余取代选择信号XRDNS(A)、XRDNS(B)都保持高电平,即无效。因此,激活主字线MWL。不激活存储体A或B中的冗余主字线RMWL。

    图21是展示只在存储体A中进行取代的刷新操作的时间流程图。

    这种情况下,一旦被预充电且变为高电平后,冗余取代选择信号XRDNS(A)变为低电平,即,因故障地址匹配信号XREBL而有效。然而,被预充电且变为高电平后,冗余取代选择信号XRDNS(B)都保持高电平,即无效。所以,激活存储体A中的冗余主字线RMWL,同时激活存储体B中的主字线MWL。

    图22是展示仅在存储体A中进行取代的读/写操作的时间流程图。

    这种情况下,一旦被预充电且变为高电平后,冗余取代选择信号XRDNS(A)变为低电平,即,因故障地址匹配信号XREBL而有效。然而,被预充电且变为高电平后,冗余取代选择信号XRDNS(B)都保持高电平,即无效。所以,激活存储体A中的冗余主字线RMWL。然而,这种情况下,不激活存储体B自身,所以存储体B的所有信号处于无效状态。

    在本发明的半导体存储器件中,甚至在同时激活两个存储体进行刷新时,冗余取代选择信号XRDNS(A)、(B)可分别提供给各存储体,所以可以选择要被取代的存储体,因而避免了取代不需要取代的存储单元的问题。因此,甚至在读/写和刷新时,属于不同存储体且将被同时激活的存储单元可以由各存储体共享的冗余译码器取代。所以,提高了冗余存储单元的取代效率,进而提高了半导体存储器件的成品率。

    应注意,尽管本实施例给出了根据行地址用冗余存储单元取代故障存储单元的例子,但该半导体存储器件可以改为类似地根据列地址用冗余存储单元取代故障存储单元,也满足本发明精神。

    另外,尽管本发明中,冗余译码器XRED根据是否存在切断的熔丝存储要被取代的故障存储单元的地址,但本发明不限于此。本发明可应用任何存储装置,只要其是甚至在切断电源时也能够存储地址的非易失性存储装置即可。

    尽管利用特定的术语说明了本发明的优选实施例,但这只是为了说明,应理解,可以对发明做出改变和变化,而不脱离本发明的精神实质和范围。

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一种半导体存储器件,具有输出每个存储体的冗余取代选择信号的冗余存储选择电路XRDN。在刷新操作时,每个冗余译码器XRED只比较由行地址信号XADD表示的地址与所存储的故障存储单元的地址,而不参考包含于行地址信号XADD中的存储体选择信号。冗余存储单元选择电路XRDN为各存储体A和B输出冗余取代选择信号XRDNS(A)、(B),以表示将用冗余存储单元进行取代的存储体。 。

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