具有硅绝缘体区域和体区域 的半导体装置及其制造方法 有关发明的相互参照
本申请基于并要求于2002年9月4日申请的日本专利申请号为2002-259194的优先权，该申请的全部内容通过引用结合于此。
发明背景
【技术领域】
本发明涉及使用例如具有硅绝缘体(Silicon On Insulator(SOI))区域和体区域的部分硅绝缘体基板的半导体装置及其制造方法。
背景技术
部分硅绝缘体基板，在开发下一代的具有系统LSI的嵌入式存储器(embedded memory with system LSI)方面有希望实现。现在，正在开发下述的部分硅绝缘体基板的制造方法。
(1)将氧离子注入基板的一部分，而在注入氧离子的部分形成埋入绝缘膜的部分注氧隔分离法(Separation by Implanted oxygen(SIMOX))。
(2)将硅绝缘体基板的一部分掩膜并除去露出部分的SOI和埋入绝缘膜，利用外延成长法在露出的硅基板的部分上形成硅层地部分外延成长法。该方法，例如在日本专利特开平8-17694号公报中被揭示。
(3)在基板表面的一部分上形成作为埋入绝缘膜的埋入氧化物(BuriedOXide(BOX))层、并将该基板的埋入氧化物层侧与支承基板贴合的部分埋入氧化物法。
上述部分注氧隔离法，由于将氧离子注入基板的一部分而形成埋入绝缘膜，故在埋入绝缘膜上的硅层中发生结晶缺陷。并且，在硅层内，由于转移金属的污染多，故在该硅层上形成半导体器件的场合，漏电流增多。因此，在半导体器件例如为存储元件的场合，发生数据的保持特性劣化等问题。
又，在上述部分外延成长法中，在从硅绝缘体层成长的外延层与从除去绝缘膜而露出的硅基板成长的外延层的边界上发生结晶缺陷。并且，为了使两外延层的台阶高度一致，而必需有难度的平坦化技术。
又，利用上述部分埋入氧化物法形成的部分硅绝缘基板，在容积区域内具有形成部分埋入氧化物层的基板与支承基板的边界(粘接部)。该边界的位置，由于与形成半导体器件的凹坑区域的深度大致相等，故该部分有成为漏电来源的问题。
又，不论体及SOI那样的基板结构如何，当随着MOS晶体管的细微化而减小门侧壁宽度时，就不能忽视因短沟道效应引起的特性劣化。为了抑制该短沟道效应而形成浅的源极/漏极区域是有效的。
另一方面，具有系统LSI的嵌入式存储器要求低电力消耗和动作速度的高速化等。随此，要求低电源电压化、元件的细微化。因此，为了减少结电容和结泄漏、使元件细微化，希望使用在栅电极下的硅绝缘体层的整个区域中形成耗尽层的完全耗尽型(Fully Depleted)的MOS晶体管。但是，由于完全耗尽型的MOS晶体管的阈值电压根据硅绝缘体层的膜厚而变动，故对阈值电压的控制是困难的。因此，要形成适合实用的完全耗尽型的MOS晶体管是困难的。
又，在具有系统LSI的嵌入式存储器中，必须可靠地防止在体区域形成的存储元件与在硅绝缘体区域形成的逻辑电路的干扰。因此，希望开发适合使用部分硅绝缘基板的具有系统LSI的嵌入式存储器的半导体装置及其制造方法。
发明概述
按照本发明的一个技术方案，提供一种半导体装置，包括：含有在半导体基板内形成的埋入绝缘膜和在该埋入绝缘膜上形成的硅层的硅绝缘体区域；与所述半导体基板的所述硅绝缘体区域邻接而形成的体区域；在所述硅层内形成的MOS晶体管；在所述埋入绝缘膜的下方部与所述MOS晶体管对应而形成的电极。
按照本发明的另一个技术方案，提供一种半导体装置，包括：含有在半导体基板内形成的埋入绝缘膜、形成于所述埋入绝缘膜的下方部的聚硅层和在所述埋入绝缘膜上形成的硅层的硅绝缘体区域；在所述半导体基板内、与所述硅绝缘体区域邻接而形成的体区域；形成于所述体区域内的沟道；和在所述体区域内与所述沟道相接而形成的扩散层。所述多晶硅层与体区域的边界与所述扩散层之间的距离，设定成比由所述扩散层与所述体区域的杂质浓度和所述扩散层与所述体区域的电位差决定的耗尽层的宽度大。
按照本发明的又一个技术方案，提供一种半导体装置的制造方法，包括：通过阳极氧化，在第1半导体基板的表面上形成多孔质硅层；在所述多孔质硅层上利用外延成长法形成第1硅层；在所述第1硅层上形成成为埋入绝缘膜的绝缘膜；在与所述硅绝缘体区域对应的所述埋入绝缘膜上形成电极；用绝缘膜遮覆所述电极；通过除去与所述第1半导体基板的容积区域对应的所述埋入绝缘膜、使所述第1硅层露出；利用外延成长法在所述绝缘膜上形成第1多晶硅层、在所述第1硅层上形成第2硅层；在所述第1多晶硅层和所述第2硅层上形成第2多晶硅层；使所述第1多晶硅层的表面与所述第2硅层上的所述第2多晶硅层平坦化，使所述第1多晶硅层表面的高度与所述第2多晶硅层表面的高度一致；将第2半导体基板粘接在平坦化后的所述第1、第2多晶硅层上；将所述第1半导体基板从所述多孔质硅层的部分剥离。
附图的简单说明
图1是表示本发明的半导体装置的第1实施形态的剖视图。
图2是表示图1所示的半导体装置的制造工序的剖视图。
图3是表示接续图2的制造工序的剖视图。
图4是表示接续图3的制造工序的剖视图。
图5是表示接续图4的制造工序的剖视图。
图6是表示接续图5的制造工序的剖视图。
图7是表示接续图6的制造工序的剖视图。
图8是表示接续图7的制造工序的剖视图。
图9是表示接续图8的制造工序的剖视图。
图10是表示本发明的半导体装置的第2实施形态的剖视图。
发明详细描述
以下，参照附图对本发明的实施形态进行说明。
〔第1实施形态〕
图1是表示本发明的半导体装置的第1实施形态的剖视图。图1表示例如具有系统LSI的嵌入式DRAM的例子。在图1中，在硅绝缘体区域形成例如逻辑电路，在由体区域构成的DRAM区域形成DRAM元件和其外部电路。
图1中，在支承基板24上，形成多晶硅层21、23。在多晶硅层23上，在与多晶硅层21邻接的区域形成硅层22。在所述多晶硅层21的表面区域形成作为埋入绝缘膜的埋入氧化物层14。在该埋入氧化物层14上，形成作为硅绝缘体层的硅层13。又，在所述硅层22上连续地形成所述硅层13。所述埋入氧化物层14上的硅层13构成硅绝缘体区域，所述硅层22、13，构成例如DRAM区域。
在所述硅绝缘体区域，在硅层13内形成作为元件分离区域的隔离浅沟(Shallow trench Isolation(STI))25。在利用该STI25被分离的硅层13的表面上，形成栅绝缘膜26。在该栅绝缘膜26上，分别形成构成MOS晶体管M1、M2、M3的栅电极27、28。所述栅电极27，例如利用p+型的多晶硅来形成，所述栅电极28，例如利用n+型的多晶硅来形成。
在所述埋入氧化物层14的背面部，形成深度不同的凹部15a、15b。即，与形成所述栅电极27的硅绝缘体层对应而形成的凹部15b，设定成比与形成所述栅电极28的硅绝缘体层对应而形成的凹部15a深。利用这些凹部15a、15b，使埋入氧化物层14的膜厚不同。即，在该例的场合，与形成所述栅电极27的硅绝缘体层对应的埋入氧化物层14的膜厚，设定成比形成所述栅电极28的硅绝缘体层对应的埋入氧化物层14的膜厚薄。
在所述凹部15a的底部上，形成背栅电极16a，在所述凹部15b的底部上，形成背栅电极16b、16c。所述背栅电极16a、16c，例如利用n+型的多晶硅层形成，所述背栅电极16b，例如利用p+型的多晶硅层形成。通过适当设定这些背栅电极16a、16b、16c和凹部15a、15b，能将在硅绝缘体层内形成的MOS晶体管的阈值电压最优化。所述背栅电极16a、16b、16c的导电类型，由于将阈值电压最优化故只要适当设定即可。
又，在所述埋入氧化物层14的背面部和下方部形成配线层17a、17b。这些配线层17a、17b例如利用多晶硅层构成。这些配线层17a、17b和所述背栅电极16a、16b、16c，例如利用由硅氧化膜构成的层间绝缘膜20进行绝缘。
在所述埋入氧化物层14的内部形成有通路孔，在该通路孔内形成与所述配线层17a连接的通路18a。通过该通路18a能将电位从埋入氧化物层14的表面侧向背面部侧供给。又，在所述层间绝缘膜20的内部形成有通路孔，在该通路孔内形成有与所述配线层17b连接的通路18b。利用这些通路18a、18b、配线层17a、17b，能将规定的电位向所述背栅电极16a、16b、16c供给。向背栅电极16a、16b、16c供给的电位是任意的，为了阈值电压最优化故只要适当选择即可。作为一例，可使用接地电位。
又，所述配线层，不限于图1所示，也可作成两层以上的多层配线。
又，在所述埋入氧化物层14和硅绝缘体层13内，形成合准标志19。该合准标志19的端部从硅绝缘体层13的表面露出。该合准标志19，例如在切方粒生产线上形成。该合准标志19用于使埋入氧化物层14的背面侧的图形与表面侧的图形合准，用于使曝光掩膜的位置合准。通过使用该合准标志19，能使埋入氧化物层14的背面侧的图形与表面侧的图形一致。
下面，使用图2～图9，对图1的半导体装置的制造方法进行说明。在图2～图9中，与图1相同的部分标上相同符号。
如图2所示，首先，通过对作为第1半导体基板的硅基板11进行阳极氧化，在硅基板11的表面上形成多孔质硅层12。该阳极氧化，例如采用公知的外延层转移法(Epitaxial Layer Transfer(ELTRAN(R)))进行。更详细地说，例如在含乙醇的HF溶液中通过将硅基板11作为阳极施加电流，在硅基板11的表面上形成数豪微米直径的微孔并向内部伸长。这样，在硅基板11的表面上形成多孔质硅层12。
然后，在多孔质硅层12上利用外延成长法形成硅层13。接着，将硅层13的表面例如通过热氧化形成埋入氧化物层14。
然后，如图3所示，在埋入氧化物层14的表面侧形成未图示的掩膜。使用该掩膜并通过对埋入氧化物层14进行蚀刻，在与硅绝缘体区域对应的埋入氧化物层14上形成深度不同的凹部15a、15b。作为控制凹部15a、15b的深度的方法，例如与凹部15a、15b对应对埋入氧化物层14进行蚀刻。然后，通过使凹部15a的内部氧化，能做得使凹部15a比凹部15b浅。不同深度的凹部的形成方法不限于此。
接着，如图4所示，在埋入氧化物层14内形成达到硅绝缘体层13的通路18a。又，在埋入氧化物层14和硅绝缘体层13内形成达到多孔质硅层12的合准标志19。又，在凹部15a、15b的底部上通过多晶硅形成背栅电极16a、16b、16c。然后，形成配线层17a、17b和通路18b。这些背栅电极16a、16b、16c、配线层17a、17b、通路18a、18b和合准标志19的形成可应用公知的制造方法。又，背栅电极16a、16b、16c、配线层17a、17b、通路18a、18b和合准标志19的制造顺序，不限于上述例子。
然后，例如用由硅氧化膜或硅氮化膜构成的层间绝缘膜20对整体进行遮覆。
接着，在硅绝缘体区域的层间绝缘膜20上形成未图示的掩膜。使用该掩膜对DRAM区域的层间绝缘膜20和埋入氧化物层14进行蚀刻并除去。这样，可使DRAM区域的硅层13露出。
然后，如图5所示，例如利用选择外延成长法，在硅绝缘体区域的所述层间绝缘膜上20形成多晶硅层21，在DRAM区域的所述硅层13上形成硅层(单晶硅层)22。这时，由于从层间绝缘膜20的侧面也成长有多晶硅，故硅绝缘体区域的多晶硅层21逐渐向DRAM区域内延伸。多晶硅层21和硅层22的边界Bd从SOI区域和DRAM区域的边界的硅层13的表面逐渐向DRAM区域内延伸。又，多晶硅层21的表面比硅层22的表面较高，在这些表面的边界上形成台阶。
然后，如图6所示，多晶硅层23被堆积在多晶硅层21和硅层22的整个面上。
接着，如图7所示，使整个面平坦化，使多晶硅层21表面的高度与硅层22上的多晶硅层23表面的高度一致。该平坦化工序例如可应用化学机械抛光(Chemical Mechanical Polishing(CMP))法。所述多晶硅层23，在CMP中，使基板表面的抛光速度均匀化，具有能形成良好的平坦面的作用。
然后，如图8所示，将作为第2半导体基板的支承基板24粘接在多晶硅层21、23的表面上。第1半导体基板的表面是多晶硅层21、23，利用材质均匀的材料来构成。因此，能获得与支承基板24均一的粘接强度。
然后，例如利用喷水除去多孔质硅层12，将作为第1半导体基板的硅基板11剥离。硅基板11的剥离方法不限于此，也可应用公知的蚀刻法。
图9表示剥离硅基板11后的形态。然后，在硅绝缘体区域内利用公知的方法形成MOS晶体管，能形成图1所示的结构。又，在DRAM区域利用公知的方法，能形成DRAM元件和外部电路等。
利用上述第1实施形态，在埋入氧化物层14的背面形成在硅绝缘体区域所形成的MOS晶体管的背栅电极16a、16b、16c。因此，通过适当设定背栅电极16a、16b、16c的导电类型及向背栅电极供给的电位，能控制MOS晶体管的阈值电压。因此，在硅绝缘体区域内能形成完全耗尽型的MOS晶体管。
又，由于在埋入氧化物层14的背面侧形成深度不同的凹部15a、15b，故能根据在硅绝缘体区域形成的MOS晶体管的阈值电压来改变埋入氧化物层14的膜厚。因此，通过改变埋入氧化物层14的膜厚也能控制在硅绝缘体区域内形成的MOS晶体管的阈值电压。
又，在埋入氧化物层14上设置通路18a，在埋入氧化物层14的下方部形成多层的配线层17a、17b及通路18b。因此，使用这些配线层17a、17b及通路18a、18b能向背栅电极16a、16b、16c供给所需的电位。因此，能可靠地控制硅绝缘体区域内的MOS晶体管的阈值电压。
又，在埋入氧化物层14、硅绝缘体层13内，两端部分别从埋入氧化物层14和硅绝缘体层13设置露出的合准标志19。因此，能可靠地使埋入氧化物层14的表面侧的图形与背面部侧的图形一致。因此，能高精度地制造微细化的元件。
又，由于在多孔质硅层12上形成的硅层13的缺陷少，故在该硅层13内能形成高性能的元件。
又，在埋入氧化物层14的下方有多晶硅层21，该多晶硅层21，具有吸气效果。因此，能防止转移金属的污染，并具有能抑制漏电流的优点。
又，在多晶硅层21的横向形成单结晶的硅层22，该硅层22没有粘接面。因此，没有来自粘接面的漏电流，在硅层22内形成存储元件的场合，能防止存储元件的保持特性的劣化等。
并且，在将硅基板11粘接在支承基板24以前，在埋入氧化物层14的上方能形成背栅电极16a、16b、16c；配线层17a、17b；通路18a、18b和层间绝缘膜20。因此，能对这些容易地制造。
又，在埋入氧化物层14的形成及形成凹部15a、15b；背栅电极16a、16b、16c；配线层17a、17b；通路18a、18b和层间绝缘膜20时，必须进行高温的热处理。但是，多孔质硅层12由于在高温的热处理中牢固，故在处理中具有硅基板11不会被剥离的优点。
又，在硅层22与支承基板24之间有多晶硅层23，支承基板24与多晶硅层21和多晶硅层23的质地均匀的面进行粘接。因此，在基板的各部分能获得足够的粘接强度。
又，多晶硅层23，在利用CMP法使硅基板11的表面平坦化之前，被形成在硅基板11的整个表面上。因此，能利用均匀的抛光速度对硅基板11的整个表面进行抛光。
〔第2实施形态〕
图10表示本发明的第2实施形态，与图1相同的部分标上相同的符号，仅对不同的部分进行说明。
图10表示在作为体区域的DRAM区域内形成具有沟道电容的DRAM元件的形态。在DRAM区域与硅绝缘体区域之间及在各元件的周围形成有STI41。在所述硅层(22)上引入例如p型的杂质而形成例如p型的凹坑区域40。在该p型的凹坑区域40内，形成构成沟道电容的多条深沟(DT)42。在深沟42周边的凹坑区域40内，形成例如n+型的板扩散层43。在各深沟42的内部形成未图示的电容绝缘膜和存储器电极。在凹坑区域40的表面部形成MOS晶体管44的源极/漏极区域。源极/漏极区域的一方与所述存储器电极连接。源极/漏极区域的另一方与位线45连接。
又，在硅绝缘体区域形成MOS晶体管46。该晶体管是例如完全耗尽型的MOS晶体管或部分耗尽型的MOS晶体管。在多晶硅层21和凹坑区域40的底部形成有氧化膜31。即，该氧化膜3 1形成于作为第1半导体基板的硅基板11侧。支承基板24与硅基板11通过氧化膜31进行粘接。这样的结构也能确保硅基板11与支承基板24的粘接强度。
在上述结构中，在板扩散层43的周围，形成耗尽层47。该耗尽层47的宽度L2由板扩散层43和凹坑区域40的杂质浓度及板扩散层43与凹坑区域40之间的电位差所规定。
又，在形成于凹坑区域40内的沟道电容中，在与多晶硅层21和凹坑区域40的边界Bd最接近的位置上形成的沟道电容的板扩散层43和所述边界Bd的最近的距离L1，设定成比所述耗尽层47的宽度L2长。
如采用上述第2实施形态，板扩散层43与所述边界Bd的最近的距离L1要设定成比耗尽层47的宽度L2长。因此，能防止DRAM区域与硅绝缘体区域之间的干扰。并且，能使沟道电容与硅绝缘体区域尽可能接近。因此，若是相同的存储容量，能使DRAM区域的尺寸缩小，并能防止芯片尺寸的大型化。
又，第1、第2实施形态以具有系统LSI的嵌入式DRAM为例作了说明。但是，不限于DRAM，当然也可将第1、第2实施形态应用于具有系统LSI的嵌入式SRAM及不挥发性存储器。
其它的优点和可改变处很容易被那些熟悉该技术的人联想到。因此，本发明的内容可以更广泛而不限于这里的有代表性的具体说明和描述。因此，本发明当然包括不脱离所附的权利要求及与其相当内容的总的发明思想的构思和范围的各种改变。