本发明一般涉及用于跨接高速率数字信号的跨接系统。更具体地说，本发明涉及组合式、非阻塞、可扩展的数字跨接系统，它能够跨接诸如DS-3和SONET一类的高速率数字信号以及诸如DS-1，CEPT32等的低速率信号，其中，所述低速率信号可以是所述高速率信号的分量，或者，可以端接到低速率线路上。 本发明的主题与下列题目的发明的主题相关：“开关部件和使用该部件的多重数据速率非阻塞开关网络”（参考号TRA-002），“虚拟辅助跨接开关和使用该开关的开关阵距”（参考号TRA-003），和“用于跨接高速率SONET数字信号的系统”（参考号TRA004），这些发明都是与本发明同日提交的，并转让给同一受让人，在此处互相参照。
目前用于美国及世界其他地区的电讯网络凡涉及模拟信号，数字信号传输的都有不断增加带宽的要求。光缆已被证明是这种进展的很有价值的工具，从大型通信干线到用户分配设备，在几乎每一应用中，光缆替换了铜电缆。光缆能以比铜电缆小的信号衰减，传输多得多的信息。
光缆代表着电信工程的未来，然而，今天整个电信网络仍然是各种不同类型的电缆组成的，它由各种不同制造年代的设备所支持，根据各种不同的同时存在的标准进行信息传输。老式地标准、电缆以及设备最终将被淘汰，但目前有必要使所有新的和老的标准、设备以及传输线路尽可能互相兼容。例如，在线路装置中，每种信号应能连接到每一种其它信号。为实现这一点仅仅简单地从高到低阶次或从低到高阶次多路传输信号是不够的。除了要有多路调制/解调的功能外，在实现信号连通性之前，必须进行信号格式的转换工作。例如，DS-3信号不能简单地连接到STS-1信号，因为，这些信号是以不同的速率并使用不同的多路传输格式来传输的。
目前用于跨接和开关切换的装置要求有速率和格式转换设备，并且，通常不可能通过象光缆所具有的带宽。若要采用宽频带开关切换方式，由于使用各自不同的专用信令系统，经常会出现彼此不能兼容的问题。此外，实施宽频带开关切换的设备通常受其规模、性能所限制，从而使网络的扩展变得困难和昂贵。
在设法适应过去的协议、设备和电缆的努力中，在保证未来方向的同时，已经采纳了涉及光缆的各种标准和系统。具体地说，ANSI的T1标准委员会已提供一个ANSI T1.105-1988文件草案（发表日期：1989年3月10日）。该文件阐述了对将用于光接口的信号的速率和格式的技术要求。“贝尔通信研究”（BellCore）的“技术指导”刊物SR-TSY-000202，-000233，-000253，-000303第3期中阐述了另一些细节和要求。所提供的技术要求详述了SONET（同步光网络）标准。SONET在提供一种在共同媒质中组合低层次DS0和DS1信号的装置的同时，规定了一种多路传输层次和标准协议的体系，该体系允许有效使用光缆的宽的带宽。本质上讲，SONET建立了统一的、标准化的传输和信令系统，该系统提供了能与目前的和预期的所有信号体系兼容的同步传输格式。由于光缆的特性，带宽的扩展是很容易实现的。
虽然，所述SONET技术要求提供了一些标准，理论上，这些标准允许高速率数字载波信号与其它高速率数字载波信号（例如，DS-3和SONET）之间的跨接、或者、低速率数字信号与其他低速率信号的跨接[这两种低速率数字信号都是由高速率数字信号（例如，DS-2，DS-1，CEPT32，DS-0）携带的]、或者、由高速率信号携带的低速率信号与由低速率数字载波携带的低速率信号（例如，附加到或从SONET或DS-3载波取下DS-1）的跨接，但是，先有技术中还没有用于实现该目的的系统。然而，很清楚，需要这样的系统。
本发明的目的是提供一种跨接系统，它能够跨接高速率数字载波信号及其低速率成分。
本发明的另一个目的是提供一种组合式、非阻塞、可扩展的、SONET兼容的跨接系统。
本发明的再一个目的是提供一种组合式SONET兼容的跨接系统，该系统能够有附加/取下（add/drop）和多路调制的功能。
首先应当说明：术语“基本上SONET格式化的信号”应理解为这样的，SONET形式的信号：它具有它的虚拟辅助信号，至少还有被定义的A1、A2、H1、H2和H4首部字节。除了SONET信号的同步锁定模式以外，对于基本上SONET格式的信号，还必须定义V1和V2字节。而其他首部字节不必定义。
根据本发明的目的，所提供的组合式跨接系统一般包括：
a）接收装置，它能接收从至少一组DSn和CEPTn格式化信号中选出的至少一种信号。
b）变换装置，它与所述接收装置相耦合，用于把所述接收到的信号变换成基本上SONET格式化的信号。
c）跨接装置，它与所述变换装置相耦合，用于跨接所述已变换的、基本上SONET格式化的信号。
该系统最好是包含在用于取得基本上SONET格式化信号并经由DSn、CEPTn或STSn兼容线路之一发送该信号的发送装置中。在准备经由非STSn兼容线路传输信号时，必须用变换装置把基本上SONET格式化的信号适当变换成合适的格式。
在一个实施例中，以输出的SONET信号的一部分的形式包含所述被开关切换的已变换的基本上SONETA格式化的信号，并提供SONET发送装置，以便把包含该被开关切换的已变换的信号的整个信号适当地格式化成为用于发送的SONET格式化的信号。在另一个实施例中，附加/取下（add/drop）装置用来至少部分地分解基本上SONET格式化的信号、从中获得伪辅助信号的一部分，并把该获得的信号耦合到外部传输媒质。
用于跨接基本上SONET格式化的信号的开关切换装置或者包括宽频带跨接（WBX）部件[在共同未决的美国专利申请（参考号TRA-002）中所公开和要求保护的]，或者包括伪辅助跨接（VTX）部件[在共同未决的美国专利申请（参考号TRA-003）号中所公开和要求保护的]，或者包括两者。
可以用于该系统的各种部件是：WBX，VTX，DS3/SONET变换器，SONET总线接口，附加/取下多路调制器，SONET通道终端/始端，SONET3/1多路调制/多路解调器，编码/解码器，SONET24/3多路调制/多路解调器，SONET线路接口，以及DS3线路接口。除了VTX之外，所有部件都能工作在“正向”和“反向”两种方式。DS3/SONET变换器能够取得DS3信号，把它分解成28个DS1信号，然后，把每个DS1装入基本上SONET格式化的信号的伪辅助信号中，同样可以完成相反的操作，或者取得整个DS3信号并按规定把它映射成基本上SONET格式化的信号。SONET总线接口是串行/并行变换器，它取得串行SONET信号并在并行总线上产生具有字节和多帧时钟的字节并行SONET信号。本质上讲，附加/取下多路调制器取下沿一个方向通向外部传输线的伪辅助信号的内容，并且，通过把来自外部传输线的信息变换成VTs而沿着另一个方向加上该信息。第一个附加/取下多路调制器是异步的，它允许把DS-1信号耦合到SONET异步方式VTs中，然后，能够把该VTs跨接到SONET或DS-3信号中。第二个附加/取下多路调制器是同步的，它允许把DS-1信号加到字节同步VTs中，或者，从该字节同步VTs中取下DS-1信号。第三个附加/取下多路调制器允许对由字节同步方式VTs构成的各个DS-0信道进行附加/取下。其他附加/取下多路调制器能用于把数据加到CEPT信道等等，或者，从CEPT信道等等取下数据。
典型的SONET线路接口接收1.2千兆位的位串行STS-24信号，并提供具有STS-3速率字节的帧时钟的字节并行输出信号。所述编码/解码器和SONET24/3多路调制/解调器提供编码和奇偶校验功能，并且，从线路接口取出SONET STS-24信号和时钟信号并由此提供8个SONET STS-3子信号。把这8个STS-3信号送到SONET3/1多路调制/多路解调器，后者取得一个STS-3信号并由此提供3个SONET STS-1子信号。把SONET STS-1信号送到SONET通路终端/始端，后者解释某些通路和传输道部，把大部分首部字节清零，然后，把剩下的信号送到跨接矩阵级。在输出侧，插入所述通路和传输首部字节，并重新计算SONET净负载封装的指针。DS-3线路接口把所述系统部件与DS-3信道对接，其方法是：执行时钟恢复，双极性/单极性变换，B3ZS编码/解码，自动增益控制，均衡控制，以及双极性违规计数。
所述系统部件的模块性允许各部件的混合和匹配，以便获得具有各种复杂性和能力的系统。例如，该系统的一种较简单的应用把DS-3信号变换成SONET信号。为了实现这一点，可使用下列部件：DS-3线路接口，WBX（如果需要的话），DS3/SONET变换器，以及所需要的各种前端部件（通常包括：SONET通路终端/始端，SONET3/1多路调制器/解调器，编码/解码器，SONET24/3多路调制/解调器以及SONET线路接口）。该DS-3信号将由DS-3线路接口接收并被适当处理。该处理过的信号连接到（如果需要的话，可经由WBX）DS3/SONET变换器，在这里，把该信号装入基本上SONET格式化的信号中。然后，把该基本上SONET格式化的信号连接到（如果需要的话，可再次经由WBX）SONET通路终端/始端，以便进行前端处理。
该系统的另一个简单应用是跨接DS-1信号。为了实现这一点，可使用下列部件：异步附加/取下多路调制器，SONET总线接口，以及VTX。异步附加/取下多路调制器取得DS-1信号，把它变换为基本上SONET格式（即伪辅助信号），然后，把它送到总线接口。该总线接口使该信号重新格式化，并以其伪辅助信号形式把它送到VTX，该VTX把已变换的DS-1信号转接到全幅的大致的SONET信号中。然后，经由SONET总线接口把该SONET信号回送到附加/取下多路调制器中所要求的存储单元。附加/取下多路调制器取下伪辅助信号并把它重新变换成DS-1信号。
该系统的更复杂的应用可能是：取得SONET信号，把某些伪辅助信号用作DS-3信号的一部分，把另一些用作SONET信号的一部分，再把其他一些用作独立的DS-1信号。为了实现这一点，可能要使用所有部件。前端部件接收SONET信号并最终把它或者直接送到VTX、或者送到WBX。若使用后者，则该WBX将把信号适当地送到VTX，以产生各种新的SONET信号。可以经由WBX（如果使用的话）把携带等些原始VTs的第一新SONET信号送到前端电路，然后，作为SONET信号传送。可以把包含另一些原始VTs的第二新SONET信号送到DS3/SONET变换器，以产生DS-3信号。可经由WBX（若使用的话）和DS3线路接口在DS-3线路上发送所述DS-3信号。可以把其他一些伪辅助信号包含在第三新SONET信号中，经由SONET总线接口把第三新SONET信号送到要求的附加/取下多路调制器。在该附加/取下多路调制器中，取下一个或多个伪辅助信号并把它们变换成DS-1信号。
对于本领域的技术人员来说，当参考以下结合所提供的附图的详细说明时，将明白本发明的其他目的和优点。
图1是本发明的组合式、非阻塞、可扩展的数字跨接系统的方块图，该系统可对诸如DS-3和SONET的高速率数字信号以及诸如DS-1，CEPT 32等等的低速率信号进行跨接（不管该低速率信号是否是高速率信号的分量）;
图2a是本发明的编码/解码器SONET24/3多路调制/多路解调器部件的发送端的方块图;
图2b是本发明编码/解码器SONET24/3多路调制/多路解调器部件的接收端的方块图;
图3a是本发明的SONET3/1多路调制/多路解调器部件的发送端的方块图;
图3b是本发明的SONET3/1多路调制/多路解调器部件的接收端的方块图;
图4是本发明的SONET通路终端/始端部件的方块图;
图5是本发明的DS3线路接口部件的方块图;
图6是本发明的SONET总线接口部件的方块图;
图7是本发明的附加/取下多路调制/多路解调器的方块图;
图8a是本发明的宽频带跨接（WBX）开关部件的基本部件结构的方块图;
图8b是用于图5a的基本部件的开关矩阵的一部分的逻辑图;
图8c是反映26个基本开关部件的使用的80端两级非阻塞WBX开关网络的方块图;
图9a是本发明的伪辅助信号跨接（VTX）开关模块的基本部件的结构方块图;
图9b是图9a的基本开关模块的指针计算装置，存储装置和比较装置的方块图;
图9c是利用多个相同的基本伪辅助跨接开关部件的VTX开关网络列的方块图;
图10是本发明的DS3/SONET变换器部件的方块图。
回到图1，可以看到包括本发明的组合式、无阻塞、可扩展数字跨接系统10的所有主要部件的方块图。首先应当指出，为了实施本发明，并不需要用这里所示的全部部件。为了实现各种不同功能，本发明预计使用所提供的部件的各种不同子集。部件的组合性和可扩展性提供了一种很强的能力使得专业人员可以按其所需去增加功能性的吞吐量。还应当指出，虽然要求控制器20起系统10的“大脑”的作用，但是，不要把控制器20看作本发明的一部分。实际上，各种控制器是先有技术中已知的，因此，应当认为提供或配备用于本发明的系统的控制器是属于本领域的技术人员的能力范围之内。
本发明大体上有10种功能部件，其中的一种（所述附加/取下多路调制器）有很多实施例。把这些功能部件中的4个，即，SONET线路接口100，编码/解码器SONET24/3多路调制/多路解调器200（下文称为“编码器”），SONET3/1多路调制/多路解调器300（下文称为“3/1多路调制器”）以及SONET通路终端/始端400（下文称为“SPT”）看作SONET“前端”部件。除了编码器外，每个部件最好能够与特定的SONET线路对接，并且，能够执行在它前面的前端部件的所有功能。例如，3/1多路调制器300能够与SONET-3线路对接，并且，能够执行编码器200和SONET-3线路的SONET线路接口100的功能。
SONET接口100最好是一种由Camarillo，California的Vitesse公司制造的、牌号Vitesse 8010的集成电路芯片。SONET线路接口100的基本功能是与1.2千兆位的STS-24线路对接，找到支配线路的成帧模式，并提供具有STS-3速率的SONET格式化的字节并行输出信号。所述Vitesse 8010提供随同该字节并行输出信号产生的字节和帧时钟。
接收端的编码器200的基本功能是对接收到的字节并行STS-24信号进行解码，对SONET帧的B1字节执行奇偶校验，以及把STS-24信号多路解调成为8种STS-3信号。在发送端，编码器200对多达8种STS-3进行多路调制，并将这些信号编码。在最佳实施例中编码器200能够处理STS-24和STS-12两种信号。该编码器还能够简化N+1故障恢复机构，其方法是：提供第9个STS-3信号输入/输出端，万一3/1多路调制器300或SPT400发生内部部件故障时，可以把STS-3信号之一送到该信号输入/输出端。
本质上讲，3/1多路调制器300在接收端把STS-3信号多路解调成为3个STS-1信号，而在发送端把3个STS-1信号多路调制成为STS-3信号。但是，最好在该3/1多路调制器中装入附加容量，以致它能执行奇偶较验以及编码和解码，使3/1多路调制器300能够作为线路接口、借助于象Vitesses 8010所执行的并行一串行变换对接到OC3（SONETSTS-3）线路。
SPT 400取得输入的SONET STS-1信号，并把大部分通路首部和传输首部送到微处理器以便处理（对于数据流来说，将所述首部清零）。在两个数据通信信道的传输不拥挤时，SPT 400提供某种HDLC处理。在发送端，SPT 400把通路和传输首部插入它接收的基本上SONET格式化的信号中。它还重新计算SONET净负载封装指针，而所述SPT把内部系统10的时间帧大致对接到外部电信网络的时间帧。SPT 400最好还具有编码/译码、奇偶校验和线路对接的能力，以致它能够用作与STS-1线路对接的线路接口。
系统10的另一个前端部件是DS-3线路发射机/接收机500（下文称为“DS3RT”）。DS3RT 500作为系统10和电信网络的DS-3线路之间的接口。DS3RT 500接收44.736MHz的双极性B3ZS线路信号，将该信号解码，进行双极-单极性变换，并提供自动增益控制和误差率计数。在发送端，DS3RT进行B3ZS编码和单级性-双级性变换。
系统10的最后的“前端”部件是SONET总线接口（下文称“SBI”）和各种附加/取下多路调制器700a，700b，……（下文称“ADMs”），后者也可视为“后端”部件。除了与STS-1信号对接而不是与STS-24信号对接之外，SBI600提供基本上与Vitesse 8010部件100相同的功能。这样，在发送端（从系统中发出），SBI600取得串行SONET信号并在并行总线上产生具有字节和多帧时钟的字节并行SONET信号，同时，在接收端，SBI 600产生来自字节并行信号的位串行SONET信号。此外，它抽出某些用于数据传输和电话信令应用场合的复原信号的信道并把该信息插入基本上SONET格式化的信号中。
ADMs 700的功能是把利用基本上SONET格式化的信号的系统10与各种低速率线路对接，所述低速率线路包括DS-0，T-1，T-1C，T-2，CEPT，等。这样，每个ADM是与它对接的那类线路所特有的。ADM 700a与DS-0线路对接。因此，ADM 700必须与同步伪辅助信号对接，并且，必须能够附加或从这种同步伪辅助信号中取下DS-0信道。ADM 700b与异步T-1线路对接。因此，ADM 700b能够附加或从SONET信号中取下异步伪辅助信号。同理，ADM 700c能够把锁定方式的伪辅助信号加入SONET信号中，或者从SONET信号中取下锁定方式的伪辅助信号，而ADM 700d能够把CEPT信号加入SONET信号中，或者从SONET信号中取下CEPT信号。
系统10中的开关部件包括宽频带跨接开关网络800（下文称为“WBX”）和伪辅助跨接开关网络900（下文称为“VTX”）。WBX是由多个相同的开关部件构成的非阻塞折叠式闭合开关网络。该开关网络允许同时切换具有不同数据速率的数字信号，当然，是以跨接具有相同成分的信号为条件的。通过增加附加的各级相同的开关部件来实现WBX 800的扩展。通过重新产生与每级网络的数据相关的时钟信号来消除由多级开关网络引起的时钟错位和信号误差。
VTX 900也是由多个相同的开关部件组成的非阻塞开关网络。VTX接收基本上SONET格式化的信号，并在空间、时间和相位上切换该SONET格式化的信号。通过增加附加的相同的开关部件来实现开关网络900的扩展。
整个系统10的最后一个主要部件是DS3/SONET变换器1200。DS3/SONET变换器1200以两种方式中的任一种工作。在第一种方式中，DS3/SONET变换器1200接收DS-3信号（由DS-3线路接口500处理），并且，把该信号装入基本上SONET格式化的信号中。在第二种方式中，DS3/SONET变换器1200接收处理过的DS-3信号，把该信号分解成其分量部分（典型的是DS-1信号），并且，把这些分量部分装入SONET格式化的伪辅助信号中。在任一种方式中，DS3/SONET变换器1200还完成倒相功能。它还在任一种方式中完成误差和位奇偶性监控功能。
正如下文将讨论的，系统10的各种部件的不同的再组合提供了不同的性能。系统10的组合性允许用户确定哪些部件与他的特殊要求有关，以便把这些部件按所需要的方案排列。但是，如果在规定的时间之外所需要的吞吐量和性能发生变化的话，那么，所述组合性还允许用户增加相同或不相同的部件。
回到图2a和2b，图中分别示出编码器200的发送器和接收端的细节。如图2a中所示，编码器200大致分成两个接近相同的部分201a和201b，其中每一部分都能够把4个38.88兆四位字组/秒的STS-3′S多路调制成单个77.76M字节/秒的STS-12。多路调制器8的控制线路205用于控制是否接着把两个STS-12信号多路调制成单个155.52兆字节/秒的STS-24信号。
编码器部分201a的STS-3输入块210a至210e接收数据中的4位的半字节，而首先接收的是高位半字节。这些块把所述半字节构成字节，并且，在4∶1控制器214的定时控制下把这些字节送到发送字节总线212上，控制器214顺序起动每一个块。以相同的方式控制编码器部分201b的输入块210，只是部分201b仅仅包含4个输入块。这样可以看到，部分201a具有备用的输入块210e，在其他8个输入块中任何一块未能正常工作的情况下，块210e提供冗余度。借助备份码控制线214通知该备用块应该替换8个输入块中的哪一块。在所述输入块对表示它正处理的（1至24中的值）STS-1信号的SONET C1字节进行编码时，需要这种信息。
4∶1控制器214使用多路调制帧221和77.76MHz时钟信号223来控制部分201a的输入块210。该多路调制帧信号用来设置最后产生的SONET-12的帧，并且，该信号是由编码器200的接收部分产生的多路调制帧信号222的延迟形式。分频器227把155.52MHz时钟信号225分频，由此产生77.76MHz信号223。4∶1控制器214使用该77.76MHz信号作为对输入块210的扫描频率。在正使用备用输入块210e的情况下，控制器214把控制引线从被替换的输入块切换到备用块210e。如果该备用块要替换部分201b中的块，就把备用块210e连接到部分201b的字节总线。此外，如果该备用块210e要替换部分201a中的块210a，就必须把备用块210e连接到总线220，该总线把位交错奇偶校验信息从输出驱动器240送到产生SONET-1 B2字节的输入块。位于STS-1 ＃1中的B2字节包含先前帧的位交错奇偶位。在编码装置250完成编码过程之后，在输出驱动器块240中确定位交错奇偶信息。
编码装置250的目的是改善输出信号的统计特性。编码装置250接收多路调制帧控制信号221，77.76MHz时钟信号223，禁止编码控制信号253，多路调制器8控制信号205，以及S12控制信号257，信号257表明控制器214已经扫描完第12个STS-1信号的时间。编码器250还接收来自输入块210的所有数据，并根据各种控制信号而对它们进行适当编码，然后，把它们送到输出缓冲器260。输出缓冲器260适合于在控制器262的控制下对两个STS-3信号进行多路调制，而在部分201b中设置类似的输出缓冲器。
如图2中所示，输出驱动器240和8∶1控制器262是编码器发送端的部分201a和201b二者公用的。如上所述，输出驱动器在STS-12或STS-24信号的整个帧上计算BIP-8字节的值。该输出驱动器还为所述输出信号提供适当的定时和波形，该输出信号或者表现为77.76兆字节/秒信号，或者表现为155.52兆字节/秒信号，这取决于多路调制器8的控制信号（即，是产生STS-12信号还是产生STS-24信号）。
参考图2b，图中相当详细地示出编码器200的接收端。与发送端相似，接收端基本上分成两部分270a和270b。输入再定时块270和8∶1多路调制控制装置273是两部分270公用的。多路调制控制装置仅当多路调制器8的控制器205是“真”值时才启动。否则的话，多路调制控制器273和部分270b不起动。多路调制控制器273把输入的STS-24信信号多路调制成两个STS-12信号，然后，在4∶1控制器278的控制下，把这两个信号多路调制成两组信号，每组包含4个STS-3信号。控制器278利用从输入再定时块272接收到的成帧信号来完成上述过程。
再定时块272经由最多8根引线（DIN 1-8）274a至274h接收以具有8位字节的8个STS-3信号的形式出现的STS-3信号。它还接收具有77.76或155.52MHz（取决于多路调制器8的信号205）频率的字节时钟信号275，并且，接收与STS-1 ＃7的字节的A2（即，该帧起点之后第三字节）重合的成帧脉冲信号276。再定时块272的输出信号是属于4∶1多路调制器278的时钟信号和属于输入缓冲器280的数据。缓冲器280存储该输入数据，然后，将它再发送到解码装置282。
把来自该解码器的数据送到STS-3输出块290，该输出块接收19.44兆字节/秒的STS-3信号并输出38.88兆半字节/秒信号。当起动编码过程时，STS-3输出块290a根据B1字节和从输入再定时块272接收到的BIP-8信号来进行奇偶校验误差计算。和发送端的情况一样样，编码器200的接收端包含备用块290e，该备用块用于允许在其他块之一上出现可能的故障。如果该备用块替代输出块290a，它必须对STS-1 ＃1进行奇偶校验和误差插入。如果该备用块代替部分270b中的输出块，就把它的字节总线连接到低速率的4∶1多路调制控制器的字节总线上。
关于编码器200的其他细节可参考附录A。
图3a中示出3/1多路调制器部件300的发送端301a的方块图。在该发送端，通过3个串行/并行变换器310a-310c从3个SPTs（见图4）以时钟频率为51.84MHz的位串行数据的形式接收数据。串行/并行变换器310把STS-1位串行信号变换成STS-1字节并行信号，并且，在STS字节号发生器318的控制下把这些字节送到字节总线314上。STS字节号发生器318能够控制串行/并行变换器310，因为，它从这3个串行/并行变换器接收延迟的系统帧时钟信号321和51.84MHz时钟信号323，并且，据此产生所述字节的时间标记。从时钟信号发生器327接收51.84MHz时钟信号323，该发生器把可得到的155.52MHz时钟信号按1比3分频。另一方面，系统帧时钟信号（STS FRAME）或者可以由帧指示输入端（MUXFRAME）在内部产生，或者可以直接得到。
在控制所述信号流时，STS字节数发生器323循环起动每一个串行/并行变换器310。由于3个STS-1信号同步到达，所以，串行/并行变换器310b和310c备有相关的存储装置311b和311c，这些存储装置避免溢出，并且，使变换器310b和310c能够等待轮流工作。系统字节号发生器323还把其字节时钟信号和系统帧送到输出驱动块325。该字节时钟信号频率是38.88MHz（51.84MHz时钟信号频率的3/8）;而当半字节控制器输入端329接地时，该字节时钟的频率设定在33.88MHz（51.84MHz时钟信号频率的3/4）。输出驱动块325对必要的信号再定时，并提供TTL输出信号。所述字节时钟和帧信号（经由STS字节号发生器318）以及数据字节总线314和半字节控制信号329作为输出驱动器325的输入。当半字节信号329接地时，仅使用驱动器325的三根输出针，并且，以两个4位半字节的形式、按等于字节速率两倍的38.88兆半字节/秒的速率发送各字节。当需要进行编码时，设置第二控制器327（即，部件300直接与STS-3线路对接）。在这种情况下，BIP-8被计算并送到STS-1的一号块310a，起动编码过程，把驱动器325的全部8根输出针用于以19.44兆字节/秒的速率发送8位字节。
如前所述，3/1多路调制部件300也具有对待发送的信号编码的能力，因此，该部件能够与STS-3线路对接。因此，提供编码控制器330以及ROM332和XOR块334。编码控制器330控制该ROM的选址，使得成帧字节和STS识别字节不会被编码。ROM 332提供宽字节编码值检索表，并在该字节时钟信号的下降边缘提供属于XOR块的输出信号。XOR块主要是对来自字节总线314的数据和来自编码器ROM332的8位数据进行以2为模数的加法。在不需要编码的情况下（即，在3/1多路调制部件300输出信号到编码器200的情况下），该ROM仅仅输出零值。这样，XOR块334把数据字节不变地传送到输出驱动器325。
参考图3b，可看到所述3/1多路调制部件的接收端。当从STS-3线路接收信号时，接收到具有已编码的8位并行STS-3信号形式的输入信号以及表示该帧的第一字节的多路调制帧时钟信号。在接收来自编码器部件200的输入信号时，接收到的信号是未编码的4位半字节信号。无论如何，输入再定时块350接收数据信号，控制信号和时钟信号，并在把该数据信号输出到XOR块352的同时产生自己的控制信号和时钟信号。具体地说，在必须完成解码过程的情况下，计算BIP-8值并把它送到STS-1 ＃1发送块370a以便进行奇偶校验。同样，把编码器起动控制信号352送到解码器360的编码控制器355，该解码器由编码控制器355，ROM357和XOR块352构成。编码控制器355，ROM357和XOR块352的工作方式都与它们在3/1多路调制部件200的发送端的对应部件类似。因此，在需要解码的情况下，XOR块352对数据总线375上的输入数据（半字节信号被变换到字节格式）和在编码控制器355的控制下由ROM357提供的值执行其模数2功能。在不需要解码的情况下，由ROM357为XOR块352提供零值，并且，所述数据未经处理就送到并行/串行变换器370。并行/串行变换器370a、370b、和370c基本上是相同的，并且，它们把总线353上的并行信号变换成串行51.84MHz数据和时钟信号，后者被送到SPT部件400。
关于3/1多路调制器300的其他细节可以参考附录B。
图4中以方块图的形式示出本发明的SONET通路终端（SPT）部件400。在接收端，线路同步块400经由线路401和403接收51.84兆/秒速率的位串行SONET STS-1信号和时钟信号，块404搜寻和跟踪SONET帧的成帧字节A1和A2。线路同步块404把SONET信号的传输首部和它们的字节号一起送到传输首部接收控制器406（TOH RX）。线路同步块404还监视信号丢失、帧丢失、指针丢失，并接收STS线路报警指示信号（AIS）。检测到信号、帧或指针的丢失导致在异常报告处理块412的状态寄存器中设置一个位，该位引起下一步的动作，以及根据需要立即插入STS通路AIS信号。在清除该状态时将AIS清零。在SPT用作到STS-1（OC-1）线路的直接接口的情况下，该线路同步块还实施BIP-8 B1奇偶产生和校验以及线路解码。
通过实施简单的功能操作任务来对由TOH RX406接收到的传输首部字节进行预处理，然后，把信号送到其他块以便进一步处理。把STS-1信号中与伪辅助信号有关的通路首部送到通路首部接收控制器（POH RX）408，同时，把其他信号送到数据通信接收机410和报告处理器412。TOH RX406还为命令线411的数据输出端口413产生信号，并且，使某些数据经由TOH RX多路调制器415返回数据通路。POH RX408块的工作方式与TOH RX406的非常一致。因为，POH RX408块从输入字节中抽取信息，把该信息送到合适的支持块再回到数据流中（经由ROH RX多路调制器417），然后，把该数据中的大部分送到下一级。具体地说，把该数据流送到网络并行/串行变换器420，该变换器取得字节数据流信号，并把它变换成位串行的51.84兆位/秒的信号，用于传送到送到开关（跨接）部件。
SPT400的发送端与接收端基本上相同，只是它不是提取和分析首部信息，而是把首部信息插入基本上SONET格式化信号中。SPT400在其网络帧同步（NFs）块430处接收通常来自WBX800或VTX900的位串行的51.88兆位/秒的数据信号431以及同步时钟信号433。NFs块搜索并锁定在由SONET字节A1和A2确定的同步上，并利用SONET字节存储单元来提取SONET净负载封装以及保持对输入数据的帧字节数据的跟踪。该NFs还监视信号、帧和指针的丢失，并监视网络STS通路AIS，这些操作中的任一种都导致设置专用的状态位。然后，把接收到的信号的数据字节经由通路首部发送多路调制器（POH TX）445传送到发送端的下一级。但是，把字节存储单元信息送到通路首部发送控制器436，使得能够借助POH TX多路调制器445把字节J1，C2，G1，F2，Z3，Z4和Z5加到基本上SONET格式化的信号上。此外，POH发送控制器436计算接收到的信号的BIP-9 B3，使得能够把任何误差向异常报告处理器412报告，然后，再重新计算新的、用于插入SONET信号中的BIP-8 B3。
此外，POH TX控制器436进行指针计算，以便允许构成输出线路STS-1指针值而把接收到的SONET净负载封装信号重新定时在所选用的线路输出时钟上。新的输出STS-1信号的位和帧时钟可以来自外部或内部信号源。因此，提供STS-1指针字节H1，H2和H3的新值，并包含小的FIFO，以供填装到输出信号上。离开POH TX多路调制器445的合成信号是适当定时在线路输出时钟上的STS-1信号，该STS-1信号具有适当的SPE，适当的通路首部信息，并具有“旧”的发送首部信息。但是，在TOH TX多路调制器447处，用TOH TX控制信号438代替所述TOH信息。
TOH发送控制块438进行为产生输出的STS-1信号所需要的最后的信号处理。其唯一需要的计算是BIP-8 B2奇偶位，虽然，它可以根据需要插入新的TOH首部字节。在TOH发送多路调制器447处，把新字节插入STS-1信号中，并且，把STS-1字节信号传送到线路并行/串行变换器450，该变换器把所述信号变换成位串行的、51.84兆位/秒的STS-1信号，该STS-1信号具有附带的时钟信号。
如前所述，提供异常报告处理器（ERH）412以便检测系统信息的特殊变化。一旦检测到变化，该ERH就通过处理器接口455向所述控制系统发送标志，并为该控制系统提供状态信息（容纳在相关的RAM452中）。容纳在ERH RAM空间中的是：包含试验方式的试验位的状态字节;误差位和奇偶位，RX和TX控制及路由位;TOH/POH控制字节的当前TX值;TOH/POH控制字节的RX最近和当前值;J1缓冲器的64字节;TX帧缓冲器的192字节以及RX帧缓冲器的192字节。
还在SPT块400中提供数据通信RX块410和数据通信TX块440，这些块供在所述部分或所述线路的数据通信信道（在SONET TOH范围内寻找）上同时接收和产生单个信息包之用。在预料仅有少量信息传输的应用中，这些内部块是足够的，而在需要传输大信息量的应用中，提供通向外部数据通信的接收和发送电路的端口。
关于SPT400的其他细节可以参考附录C。
如上所述，DS3线路接口部件500一般发送和接收44.736MHz的双极性B3ZS线路信号。在接收端，部件500进行双极性到单极性的变换，把该线路信号解码，并提供自动增益控制和误差速率计数。在发送端，DS3RT进行B3ZS编码和单极性到双极性的变换。为了完成这些任务，把接收到的信号馈送到阈值检测器505，该检测器检测并报告正、负脉冲的出现，而且，如果经过大约10毫秒时间未超过阈值，就报告丢失信号。当信号超过阈值时，该检测器把数据和正的或负的指示送到B3ZS接收器510。B3ZS接收器510检测双极性违规并把这些违规通知计数器515，并且，进行双极性到单极性的变换。然后，把单极性数据送到数据/时钟对准装置520，该装置把时钟与单极性数据相联系，然后，把已定时的数据送到输出选择电路525。如果必要的话，输出选择电路525就把DS-3信号和时钟信号切换到两个输出端之一，以便提供交替的信号通路。当然，不是经由输出选择电路525发出DS-3数据，而可以借助回返电路530使该数据回返。
在发送端，在输入选择540处接收接口部件500收到的DS-3数据，并把该数据送到AIS发生器545。当接收到的数据满足某判断准则时，AIS发生器545产生AIS报警信息。当阈值检测器505发现丢失信号时，也产生AIS报警信号，把离开AIS发生器545的数据送到B3ZS发送块550，该发送块检查已定时的数据并确定必须把哪几个零变成1，以及每个二进制1应当是什么极性。把该信息送到线路驱动器555，该驱动器产生双极性B3ZS编码Ds-3信号。
关于DS-3线路接口500的其他细节可参考附录D。
回到系统10的“后端”部件，图6中示出该系统的SONET总线接口600的一个实施例。SONET总线接口600本质上是一个串行/并行变换器，它把位串行的基本上SONET格式化的STS-1信号变换成字节并行的基本上SONET格式化的STS-1信号。SONET总线接口600在帧同步块605处接收SONET数据信号和时钟信号，该帧同步块搜索成帧字节A1和A2，并且监视帧丢失。接收到的数据和字节号及字节时钟信号一起被缓冲，然后，以字节格式加到奇偶校验误差电路610。奇偶校验误差电路610进行连续的B3误差计数。当控制信号OUTPUTENA起作用时，奇偶误差电路610的当前误差计数经由8位线路ERRORCT加到系统控制器上（未示出）。当控制信号RESET起作用时，所述当前误差计数被复位到零。
然后，把SONET信号的字节和字节时钟信号及接收器的51.84兆位/秒时钟信号一起送到并行总线接口620的接收部分。该接收部分经由输出总线622输出数据字节，并产生字节时钟和多帧时钟，这些时钟信分别经由总线626和630输出。所述多帧时钟的周期是所接收到的多帧信号H4的周期，因此，该多帧时钟是与H4信号同步的。如果没有多帧信号，并行总线接口620自身产生4-帧多帧信号。
在并行总线接口620的发送端，经由字节并行输入总线634接收来自附加/取下多路调制器700的信息。把该字节信息送到计算B3字节的值的B3奇偶发生器636。然后，把该字节并行数据送到STS-1发送器640，发送器由此产生位串行STS-1信号以及相关的时钟。
参考图7，该图给出最佳异步附加/取下多路调制器700b。该多路调制器能够连接到SONET总线接口的实施例-STS-1上。应当指出，本领域的技术人员应当能提供其他输出附加/取下多路调制器，例如，同步附加/取下多路调制器700c，DS-0附加/取下多路调制器700a，同步和异步CEPTn附加/取下多路调制器等等，并且，还应当能够提供能与图6中所示的SONET总线接口600对接的附加/取下多路调制器。
异步附加/取下多路调制器700b能够把SONET信号中两个被选用的异步VT1.5信号逻辑地连接到两个外部T-1线路，并且，在控制接口705的控制下，无论是零、1个或两个信号都能如此连接。在利用诸如图6中所示的SONET总线接口600的情况下，可以从接收总线（东）622读出VT1.5信号，并且，把该信号写入发送总线（西）634。但是，在读SONET总线接口具有上述备用电路的情况下，东总线622和西总线634两者都可以传输待取下的数据，并且，可以连接任一个VT1.5信号，以便在任一个方向上附加或取下。接收电路710a和710b经由（诸如图6的总线622）东和西总线接收所述VT1.5信号，所述总线622端接SONET总线接口600。接收电路710还接收相关的多帧和字节时钟（例如时钟626和630），因此，能够向伪辅助SONET净负载封装抽取电路712a和712b（下文称“VT SPE抽取”）提供字节计数和数据字节。该VT SPT抽取电路712利用在SONET信号中的指针读出相关的传输和通路首部字节，舍去负值部分，提取所需要的伪辅助信号的净负载，然后，经由两多路调制器716a、716b中的任一个以位串行形式把所述净负载送入两个FIFOs 720a和720b中的任一个。
由于SONET信号的伪辅助信号预定包含DS-1信号，所以，由位FIFOs 720接收到的信号是以DS-1信号为内容的。但是，由于DS-1信号是以SONET格式传输的，所以，DS-1信号的定时不是平滑的，即，由于指针移动和SONET信号结构的缘故，其中偶尔会有相位跳跃或缺少。还有，可以通过数字锁相环（DPLL）725a和725b来抽取包含在伪辅助信号中的DS-1信号的平均频率，每个锁相环725a或725b都把来自其相关的FIFOs 720的数据作为输入信号。然后，每个DPLL把来自其相关的FIFO 720的数据和相关的抽取的时钟信号送相应的线路输出电路728a和728b，因此，可以按输出线路的平均实际DS-1速率提供非颤动式的DS-1已定时信号。线路输出电路728根据AMI或B8ZS规则对接收到的数据编码，并把编码后的DS-1信号送到波形器（未示出），然后输出到DS-1（T1）线路。
转向附加/取下多路调制器700的发送端，线路输入电路738a和738b经由带有时钟信号的两个输入数据线路接收两个输入信号中的每一个。线路输入电路738把AMI或B8ZS编码数据信号解码，监视并报告双极性违规。并且，向24位FIFOs 740a和740b输出DS-1位串行流以及接收到的时钟。这些FIFOs适应与特定的DS-1信号相关的SONET时钟的不均匀性。由SONET VT组合电路745a和745b中的任一个抽取这些FIFOs中的位。
SONET VT组合电路745通过适当地利用来自FIFO740的数据信号和与它有联系的总线的字节及多帧时钟信号而把所述DS-1信号组合成异步方式VT1.5s。这些时钟信号限定字节，帧和多帧边界，因此，对于VT组合电路745来说，构成适当的伪辅助信号所需要的所有信息是现有的。然后，经由SONI BUS发送电路748a和748b把作为结果产生的VT′S送到东或西SONET数据总线。SONI BUS发送电路748不仅仅把组合电路745耦合到SONET总线，而且，在使用环路操作的情况下，经由适当的SONET总线把在附加/取下多路调制器700处取下的信号清零。例如，在从东总线取下电视信号时，需要经由发送的东总线把总线的字节位置清零。因此，SONI BUS发送电路748起动ZE总线线路把发送的信号清零。
关于附加/取下多路调制器700b的其他细节可以参考附录F。
参考图8a，图中示出本发明的WBX开关系统块800的最佳开关部件的方块图。开关部件810最好是CMOS集成电路器件，该器件包含32个数据端口（对应于16条双向线路）820a-1，820a-2，820b-1，820b-2，……，820p-1，820p-2;32个时钟端口830a-1，830a-2，830b-1，830b-2，……830p-1，830p-2（对应于每个数据端口有一个），16个时钟再生器840a，840b，……，840p（对应于每个输出数据端口有一个），16个触发电路850a，850b，……850p（对应于每时钟发生器有一个），以及用于以所要求的方式连接各端口的逻辑开关矩阵860。每个开关部件810最好还包括控制接口862，该接口根据经由控制总线864从系统控制器20（见图1）接收到的指令而控制开关矩阵860。
进入开关部件810的输入信号不仅来自控制总线864，而且，来自16个传输数据的入口（输入端）数据线路872a-1，872b-1，……872p-1和16个传输与该数据信号相关的时钟信号的入口时钟线路874a-1，874b-1，……874p-1。所述输入数据信号最好是在时钟恢复、位判定和模拟信号解码之后产生的数字信号，而相关的输入时钟信号是从所述时钟恢复过程得到的时钟信号。
开关部件810的输出信号来自16个传输输出数据的出口（输出端）时钟线路872a，872b-2，……872p-2，以及来自16个传输与该数据信号相关的时钟信号的出口（输出端）时钟线路874a-2，874b-2，……874p-2。该输出数据信号是已被适当切换的数字信号，而所述输出时钟信号是已由时钟再生器840再生的时钟信号。
开关矩阵860最好由用标号860a和860b标明的完全相同的矩阵组成，第一矩阵860a用于切换数据信号，第二矩阵860b用于切换与所述数据信号相关的时钟信号。可以根据先有技术的教导来组成矩阵860a和860b。例如，象图8b中所示的，多个“与”门865a-a，865a-b，865a-c，……865a-p，865b-a，865-b-，……865p0a，……865p-p用于把所述数据输入线路872a-1，……872p-1中的任一个跨接到所述数据输出线路872a-2，……872p-2中的任一个。“与”门865是否允许来自数据入口线路的数据通到出口线路上，受控于包括控制接口862的地址寄存器869a，……869p。该地址寄存器通过把4位地址代码同时送到一列16个“与”门而起动“与”门。该“与”门备有不同的输入倒相器，因此，特定的代码只能起动所述矩阵列中的单个“与”门。把输入到已起动的“与”门的数据送到与所述列有关的“或”门867（“或”门867耦合到一列中的所有“与”门输出端），并且，该“或”门把来自被起动的“与”门的数据信号送到所述输出端。
使用所提供的开关矩阵，通过同时起动单行的所有16个“与”门，可以经由所有输出线路发送单个输入信号（立体声多声道广播）。通过起动沿所述矩阵的对角线的“与”门（例如，865a-a或865b-b等等）可实现“环路返回”，这使得能够将输入线路的信号经由其相关的输出线路反向送出。当然，可以通过所需要的开关矩阵861a来设置标准的跨接。使用16个双工端口，可以在开关部件810中建立最多8条同时双工通路。也可以建立单向通路。但是，不管开关矩阵860a是以什么方式构成的，应当以相同的方式构成时钟矩阵860b，使得与特定数据相关的时钟与该数据一起穿过该开关部件810。
如图8a中所示，时钟再生电路840的输出信号通向所需要的时钟输出端口。此外，该时钟再生电路的输出信号被馈送到D型触发器850的定时输入端，该触发器预定在其D输入端接收来自数据矩阵860a的数据。因此，来自再生器840的再生时钟输出不仅作为开关部件810的再生时钟输出信号，而且，起一种将所述数据定时，使其在开关部件中与相关的时钟同步的作用。
图8a中详述的多个最佳开关部件810可以用于提供多级非阻塞开关网络。例如，图8c中示出使用26个开关部件810a-810z的两级80端口（四线，数据/时钟双工）折叠闭路网络800。根据所作的安排，第一级的每个开关部件有5个作为该网络的输入端/输出端的双工端口，并且，要求16个开关部件810a-810p提供80个终端双工端。在每个开关部件中有5个输入端口的情况下，为了不发生阻塞，该折叠闭路网络至少需要9个通向下一级的输出端。实际上，通常设置10个输出端。因此，在每个第一级开关部件上使用所述16个可利用的端口中的15个。此外，在16个开关部件各自具有10个双工端口的情况下所述第二反响级必须提供160个双工端口，在每个开关部件有16个端口的情况下，使用10个附加开关部件810q-810z作为该折叠闭路网络的反响级。图8c中示出的各种开部件的各种端口之间的线路表示穿过网络的典型通路。当然，在所提供的结构的情况下，所提供的80个输入端口中的任何一个能够被连接到80个输出端口中任何一个（或全部）。此外，如果适当地编制程序，那么，对于图8c中所提供的开关网络，可以安排80个各自具有自己的时钟并因此具有自己的位速率的不同的连接步骤。
虽然图8C举例说明了一种80个双工端口非阻塞开关网络，但是，本领域的技术人员知道，可以通过使用由WBX部件构成的附加级来按照所需要的规模构成网络。
关于所述WBX系统块800的其他细节可参考先前引入的专利申请（参考号TRA-002）。
参考图9，图中示出所述系统的伪辅助跨接（VTX）块900的单开关部件900-1的方块图，该图具有所述部件的接收装置的具体细节。在先前引入的专利申请（参考号TRA-003）中可以看到关于SONET信号的细节以及VTX系统块900的细节的背景资料。
在部件900-1中，SONET帧同步电路904a和904b接收SONET信号，这些电路获得SONET信号的A1和A2字节。可以将该SONET帧译码，以便确定SPEs在所述帧中的位置。（从此之后，为简单起见，将叙述关开单个SONET信号的电路）。同步电路904a输出接收到的带字节号的数据，该字节号表明所述数据在所述SONET帧中属于哪个字节。VT SPT读出电路906a接收数据字节和字节号，获得字节H1和H2，并确定该SPE的起点在接收到的信号中的位置。在知道SPE位置的情况下，VTSPE读出电路906a确定通路首部的位置（具体地说，字节H4的位置），以致于可以确定伪辅助信号在SPE中的相位（由H4字节所限定）。然后，在知道H4的情况下，寻找该伪辅助信号的V1和V2字节，使得能够获得和标记每个伪辅助信号净负载的起始时间（即，净负载帧中V5字节的位置）。VT SPE读出电路906a根据输入的SONET信号的格式，按字节串行方式把该SONET信号基本上多路解调成其分量伪辅助信号，并把每个伪辅助信号的净负载（数据）送到其适当的VT部分或片910a-1或910a-28。在把数据送到其VT片时，抛弃SONET传输首部、通路首部和VT指针字节，仅留下VT SPEs。但是，在把每个伪辅助信号净负载的V5字节送到VT部分片901a-1至910a-28中时，在该字节上加标记，以便保存VT净负载的相位信息。
可以把28个可利用的VT片的不同号码用于同一SONET信号，这取决于VT方式控制器975所得知的输入的SONET信号的格式。因此，如果SONET信号由28个VT1.5伪辅助信号构成，那么，可使用全部28个片901a-1至910a-28。但是，如果某些伪辅助信号是VT2，VT3或VT6伪辅助信号，那么，只能使用较少的片。当然，在使用较少的伪辅助信号的情况下，数据流入和流出所述片的速率会比较大。
在所述接收电路已经对SONET帧中的伪辅助信号进行多路解调的情况下，开关部件900-1这时必须执行在空间和时间上切换VTs的功能，并重新把该VTs组合成SONET信号。图9b中示出完成上述功能的方块图，图中更详细地示出28个片（28个片表示部件900-1的一半）中的3片。实际上可以把每个910分解为4个部件：用于按FIFO存储输入数据并用于存储V5标记的缓冲装置920;用于计算输入的伪辅助信号和正被产生的SONET信号之间的相位偏移（即，用于计算包含在V1和V2中的指针，使得该指针能正确指示V5在所产生的SONET信号中的位置）的指针计算装置;包含用于存储已存于缓冲器中的数据的伪辅助终点的存储装置的读/写装置940;用于把所存储的伪辅助终点与定时的信号（该信号反映将产生的SONET信号的伪辅助信号需要数据）作比较的比较装置944;用于存储已存的VT的输出的SONET链路终点号的存储装置946;包含“与”门装置951a-1至951a-28和“或”门装置952-1至952-32的非阻塞开关矩阵装置950，该装置用于把包括在缓冲器装置920中任一个的伪辅助数据连接到32根数据总线960-1，……960-32（见图9a）中的任一根，在这些总线上产生新的SONET信号。进入单片910的系统输入信号包含51.84兆位/秒系统位时钟964和限定用于所述单片的2KHz多帧时钟966，该单片的1/4的伪辅助多帧位于特定的SONET SPT。主计数器96产生输出多帧时钟信号967，该时钟信号在时间上比来自输入多帧时钟966超前一个系统位，因此，由n个部件构成的阵列的顶部的分量比该阵列底部的分量超前（n-1）个系统位时钟周期。来自处理器（未示出）的控制信息也是经由处理器总线971和微处理器接口进入单片的输入信号。该控制信息用来将读/写装置940的存储装置942和946置位（见图9b），使得能够在所要求的时刻（即，对应于所需要的VT）经由开关矩阵装置950把已分解的SONET信号的特定的输入伪辅助信号插到所要求的SONET发生总线960上。
回来参考图9b，图中示出部件900-1的更多的细节。具体地说，可以看到，在缓冲器920a-1中接收赋予单片910a-1的伪辅助数据。以最佳方式构成的缓冲器920a-1包括由三个8位字（这些字存储VT SPT的字节）构成的FIFO寄存器;跟随所述8位字的三个1位标记，由三个1位“读”标记构成的“读”标记组;由三个1位“写”标记构成的“写”标记组;以及三个附加标记。该V5标记用来表示包含在FIFO的特定寄存器中的字节（8位字）是不是V5字节。所述读/写标记主要使指针重复循环，这些指针表明用于输出到SONET发生总线的字应当从什么地方读出，以及用于存入FIFO中的下一个字应当写到什么地方。关于其余三个标记，一个表示正填充操作，一个表示负填充操作，而另一个表示下文将讨论的电路初始化。
指针计算装置930a-1提供多重功能，即，计算伪辅助帧的指针，跟踪所述正和负填充并据此调整伪辅助帧的指针，以及产生指针字节（即，V1，V2等等）并使它们插入VT数据流。为了把指针字节正确地插到VT数据流中，计算装置930接收多帧定时信息，使得它能确定什么时候将通过使用多路调制器931a-1而把VT首部字节V1，V2，V3和V4插入VT数据流。关于这一点，应当指出，指针计算装置930a-1最好假设H1和H2SONET首部字节具有这样的字节值，以致于其中包含的指针的值等于522。因此，由部件900-1产生的SONET信号的VT列与STS-1 SPE列对齐（以致于每个SONET净负载被全部包含在单个SONET帧中，见图5）。
最初，在起动或以后的重新连接系统的初始化过程中进行由指针计算装置930执行的伪辅助指针计算。包含在字节V1和V2中的伪辅助信号指针的目的是指出VT帧中的第一字节。装在字节V1和V2中的指针位存储单元中的值表示该伪辅助信号的字节V3和字节V4之间的距离（字节偏移）。因此，在每个VT初始化期间，伪辅助帧时钟966使得设置在V3字节位置的计数器被置零。当从SONET发生总线上的缓冲器（以下文将讨论的方式）抽取装在该缓冲器中的每个字节时，该计数器递增1。当从该缓冲器抽取的字节与接收到的伪辅助信号的V5字节相同时（由标在这些字节上的标记来表示），该计数器值表示待存储的所需要的指针值。然后，该指针值被保存并用于设置相继的伪辅助帧的字节V1和V2。改变该指针值的唯一时间是出现正或负填充时，因此，当出现正填充时该指针值增加，而当出现负填充时该指针值减小。总之，可以看到，指针计算装置930a-1切换伪辅助信号的相位，因为，该伪辅助帧的起点在输入的SONET信号中的位置通常不同于该帧在所产生的SONET信号中的位置。
由读/写装置940和开关矩阵装置950一起在“时间”和“空间”上切换所述伪辅助信号。具体地说，读/写装置940a-1由三个寄存器构成：伪辅助信号终点寄存器942a-1，比较寄存器944a-1，以及终点SONET总线号寄存器946a-1。伪辅助信号终点寄存器942a-1存储伪辅助信号的号码，缓冲器920a-1中的数据将被插入该号码中。由于各SONET发生总线在时间上是同步的，所以，SONET帧中各伪辅助信号的时间被清楚地设定。这样，当主计数器968进行计数时，其计数值可能等同于整个SONET帧中字节时间的顺序。对于存入VT方式控制器975中的VT尺寸的一定的配合比，在主计数器968的计数值和可用于把数据插入SONET发生总线的伪辅助信号时隙之间，存在准确的映象。这种映象是由VT号码选择装置977产生的，该选择装置向比较寄存器944提供当前VT号码值。然后，在比较寄存器944中，把该当前VT号码值与读/写装置940的伪辅助终点寄存器943比较。如果两者一致，就把装在缓冲器中的数据写到SONET信号产生总线上。这时，从接收到的SONET信号（其数据在缓冲器920a-1中被缓冲）的伪辅助信号的号码1到所产生的SONET信号的伪辅助信号的号码n的转换，实际上构成所述伪辅助信号的时间转换。
借助所述读/写装置的终点SONET总线号码寄存器946连同开关矩阵950[该矩阵能够把开关部件900-1的56个（28个伪辅助信号的两倍）数据缓冲器920中的每一个连接到32条SONET发生总线960中的第一条]，来实现所述伪辅助信号的空间转换。根据比较器944a-1的输出信号（该信号引起从FIFO 920a-1抽取数据）来起动SONET总线终点寄存器946a-1。寄存器946a-1的内容（系统微处理器借助处理器总线971和微处理器接口973而把这些内容存入该寄存器）对应于SONET总线（其上的来自FIFO的数据将被转换）的号码。因此，SONET总线终点寄存器946-1起控制开关矩阵950的某些逻辑电路的作用。
部件900-1的开关矩阵950逻辑上由各自有32个“与”门的56个部分951a-1至951a-28和951b-1至951b-28组成，同时，每个“与”门连接到32个“或”门952-1至952-32中的一个。寄存器946a-1的内容（以非广播方式）用来准确地激励部分951a-1的32个“与”门中的一个，从而，允许借助多路调制器931a-1，以位串行形式把来自缓冲器920a-1的字节插到一个终点总线960上，该总线包括一个“或”门952的输出端。这样，在由比较器944a-1支配的适当时刻，从缓冲器920a-1抽出装在其中的数据，并且，把它写到由寄存器946a-1支配的总线960上。这时，受控于终点总线号码寄存器946的开关矩阵950实际上在空间上转换所述伪辅助信号。
32个“或”门结构952-1至952-32的32种输出信号960-1至960-32包含了最初由部件100接收到的两种SONET信号的所有空间和时间转换的VTs。但是，在将参考图9c进行说明的开关网络中，必须把这些输出信号与该开关网络中在它上方的开关部件的输出信号961-1至962-32组合。为此，提供“或”门965-1至965-32。然后，把“或”门965的输出信号与SONET首部字节A1，A2，B1，H1，H2，H3和H4相组合，这些首部字节是由首部发生装置980产生和插入的。D型触发器阵列990按照系统位时钟964对首部发生装置的这些输出信号重新定时，以产生输出信号992-1至992-32。
借助于在开关部件之间产生的一个周期位时钟偏移来实现来自先前的开关部件的信号961-1至961-32与本地产生的信号960-1之间的位和多帧同步。因此，可以直接通过“或”过程来实现信号961和960的组合。因此，“或”门965的输出信号包含到达该网络中本地部件上方所有部件的所有VTs以及到达本地部件的VTs。
把SONET信号成帧字节A1和A2，STS-1指针字节H1，H2和H3，多帧指示器字节H4，以及SONET B3奇偶校验字节插入首部发生装置980。为了在适当的时刻插入这些字节，提供了系统位时钟964和多帧时钟966。A1，A2和H3的值是在设计时固定的。同样，如上所述，设定H1和H2的值以便提供其值等于522的指针，使得SONET净负载被全部装入SONET帧中。字节H4的值决定于多帧信号966，同时，靠“或”门965-1至965-32的每个输出信号来计算B3的值。在计算B3时，略去从在B2字节位置的输出端965接收到的任何值。
参考图9c，可以看到，典型的开关网络900可以由16个开关部件900-1至900-26构成。可以通过把所述16个部件在垂直方向上排成直线来处理多达32种输入的SONET信号1001至1032，同时，转换多达896个伪辅助信号，以产生32个新的SONET信号1101至1132，这些信号是经由32条SONET产生总线992-1至992-32输出的。若要处理附加的SONET信号，就要在垂直和水平两方向上扩展该开关网络，以便使用各自由16个开关部件构成的4组开关。垂直方向的扩展允许附加的输入SONET信号，而水平方向的扩展提供附加的SONET产生总线，以便能够产生附加的SONET输出信号。使用64个VTX开关部件能够处理和转换多达64个SONET信号的伪辅助信号，以产生64个新的SONET信号。应当指出，可以按所需要的规模来建立网络。
为了使所述开关部件和开关网络正确地执行其功能，以便对所述伪辅助信号进行时间、相位和空间转换，整个伪辅助开关网络（VTX块900）是同步的。各SONET产生总线（每个部件32条）是彼此同相的，并且，由系统位时钟964定时。此外，如前所述，垂直列中每个开关部件预定比其下部相邻部件超前一个系统位时钟周期的时间。具体地说，使多帧时钟从一列中最底部部件到最顶部部件穿过（从图9a的主计数器968的输出端看过去），使得在传输该时钟过程中，每个较高的部件在时间上比相邻的较低部件超前一个系统位时钟周期。由于在SONET产生总线960上产生的SONET信号是向下穿过部件的，所以，它与该部件的本地信号是同时间相位的。
如前所述，在产生新的SONET信号时，最好在首部发生装置980中通过为成帧字节A1和A2，多帧字节H4，以及SONET SPE指针字节H1和H2提供值来产生SONET封装信号（首部）。在每个新的SONET帧的起始部位，A1和A2成帧字节的位是以串行方式置于每个总线装置980上的。由于各随后的部件在时间上移动的缘故，这些随后的部件连续地重写A1和A2信息。但是，是以存储在随后的部件的首部发生装置中的相同信息来重写A1和A2信息的（由于“或”门965的缘故）。由此产生合适的字节。在32个时钟周期之后，得到伪辅助净负载，同时，主计数器指明：应当在下面8个时钟周期内，把伪辅助信号1的字节1置于相应的总线上。因此，其伪辅助终点寄存器等于值1的那些单片从它们的缓冲器中抽取字节，并以位串行方式把该字节置于总线上，所述缓冲器是由开关矩阵950转接到该总线上的（按照终点总线号码寄存器的指示）。当所述8个时钟周期结束时，一列中最高位置的部件的那些单片可能已经把至少一个字节置于至少一条总线上，而该列中第九个部件的单片尚未到达其第33个时钟周期。对于最高的部件，接着的8个时钟周期可能要求把伪辅助信号2的字节1置于相应的总线上，而对于一列中的第九个部件，正在把伪辅助信号1的字节1置于所述总线上。对于具有这种形式的所有部件连续进行该过程，同时，将数据有效地多路调制到SONET产生总线上，以便正确地产生SONET帧。换言之，通过把输入的SONET信号的伪辅助信号的输出信号组合到32条SONET信号产生总线上来产生SONET帧。当使用多个开关部件时，所述SONET信号产生总线沿垂直方向穿过这些开关部件，从而有效地构成垂直“辐射式链”。
应当指出，在所提供的SONET产生装置的情况下，包含由指针计算装置930产生的VT SPE和V1-V4字节中的一些字节的、用于产生SONET信号的大部分数据是从所述开关部件的单片中取得的，但是，包含SONET成帧字节A1和A2，SONET SPE净负载指针字节H1和H2（置522值），多帧字节H4，以及奇偶校验字节B2的首部信息是在首部产生装置980中产生的。由多帧时钟977向所述首部产生装置规定多帧字节值H4，对于每个部件，该多帧时钟移动一个系统位周期。
参考图10，图中示出本发明的DS3/SONET变换部件1200。DS-3帧同步电路1205从DS-3线路接口电路500接收输入的DS-3信号及其相关的时钟。帧同步电路1205搜索并锁定DS-3帧和多帧模式，并进行AIS信号检测和信号丢失检测，同步电路1205与DS-3帧同步地寻找对应于任一列DS-3格式的“FI”位的一列数据值1。找到该FI列后，该电路通过检查后面两子帧的零列中的两个位而判定接收两个FI列中的哪一列。最后，判断帧位置以恢复位M0，M1，M0并完成该同步过程。如果在预定的时间内未建立同步，就产生报警信号。此外，在M-帧的第一X位之后的4704个时隙期间对奇偶位计数，并且将其与接收到的PP位比较。如果该奇偶位计数与相应的PP值不一致，奇偶校验误差计数器就计数。
或者把输入的数据送到DS-3填充控制缓冲器1210，或者将其送到卸装电路1215，这取决于DS3/SONET变换器1200采用的工作方式。在前一种情况下，把整个DS-3装入SONET信号帧中（仅仅需要识别字节A1，A2，H1和H2;因此，该信号不是基本上SONET格式化的），而在后一种情况下，把DS-3信号中的28个DS-1分量分别单独地装入VT1.5′s中。如果把数据送到DS-3填充控制缓冲器1210（它基本上是FIFO），那么，以DS-3接收线路位速率把整个DS-3信号送到FIFO，并且，以STS-1 51.84兆位/秒的速率从缓冲器中读出该信号。以列的形式提供5个填充控制位，位的位置是：C4-B5，C32-B7，C32-B6，C61-B7，以及C61-B6。多数表决法确定列61中的位，即，位零是填充或者信息位。如果在读出列87，位零时，FIFO中的位的数目少于第一个预定值，那么，把下一行中填充控制位标为“11111”，并且，把零置于列87，位零处，如果FIFO中的位数目多于第二个预定值，那么，把下一行中填充控制位标为“00000”，并把信息位放在列87，位零处。然后，如下文所述，把如此产生的STS-1信号经由多路调制器1240送到并行一串行变换器。
在准备将输入的DS-3信号分成其用于填充的辅助信号中的Ds-1分量的情况下，把来自帧同步电路1205的数据送到DS-3卸装器1215，后者监视并适当处理信号丢失、时钟丢失、并监视报警指示信号。在正常工作情况下，所述DS-3卸装器用所述DS-3信号构成7种具有相关的时钟的输出信号，其方法是：从同步的DS-S位流顺序取出字节I1-I7并适当地删去填充位，然后，把时钟和T-2数据输出信号送到7个相同的DS-2同步和卸装块1220a-1220g，每个DS-2同步和卸装块向7个DS-2信号提供同步，并抽取将构成VTs的28种DS-1信号。通过搜索…01010101…成帧模式来得到同步。一旦找到成帧模式的位置，还需要一个帧时间来取得多帧时间，在建立了同步的情况下，将每个DS-2信号在合适的场合卸下，以便产生4个合成的DS-1信号。如果DSO-2子帧X的两个或3个Cxy位取1值，那么，该子帧的第6个49位组的位I是DS-1号X的填充位。如果该位是填充位，那么，DS-2同步卸装块1220将该位舍去。如果该位不是填充位，而是数据，那么，将它送到接收DS-1数据和不均匀时钟的合适的T-1填充控制缓冲器1225。
28个T-1填充控制缓冲器1225基本上是独立的FIFOs，这些FIFO参与DS-1信号的频率对齐，使其成为VT1.5a。每个VT1.5格式化程序1230必须从每个T-1填充控制缓冲器1225抽取用于插入SONET伪辅助信号的4至27号字节中的每个字节的8位，以及用于插入3号字节的一位正填充控制信息。然后，在STS-1 TOH/POH封装产生块1235（该块按照下面讨论的要求把传输和通路首部字节插入数据流）的控制下，把数据经由多路调制器1240送到并行一串行变换器1245。并行一串行变换器1244把从VT1.5格式化程序1230，STS-1 TOH/POH封装产生块1235，或者从DS-3填充控制缓冲器1210接收到的字节并行数据转换成具有合适的位时钟的位串行的基本SONET格式化的信号。
为了由28个VT1.5信号构成基本上SONET格式化的信号，STS-1 TOH/POH封装块1235使用51.84兆位/秒时钟。因为待产生的信号的传输方式是异步的，所以，本地产生的基本上SONET格式化的信号的相位是随机的，因此，不必与任何其他信号的帧同步。这样就有可能产生在STS-1帧相位与STS-1 SPE相位之间具有不变相位关系的最简单的信号。因此，为SPE偏移指针提供固定值，并且，仅仅需要把下列值插入TOH字节中：成帧字节A1，A2;不变的指针，以及插入通常用于BIP-8 B1的位置中的同步字节的网络丢失。把所有其他TOH字节置零。把BIP-8 B3字节和本地产生的H4多帧字节一起插入通路首部中。在把VT SPEs插入STS-1 SPE中的固定位置时，插入具有不变指针值的字节V1，V2，V3和V4。如前所述，根据需要把所述首部字节经由多路调制器1240插入数据流中。
DS3/SONET变换器1200的发送端基本上执行由接收端执行的操作的反操作。网络帧同步块1255（该块搜索并锁定输入信号的帧模式）接收基本上SONET格式化的信号（或者具有SONET帧并携带批DS-3信号的信号）。网络帧同步块1255检查奇偶校验误差、锁定丢失、信号丢失、数据输出字节以及已同步的字节时钟和字节号指示（以及当丢失信号或锁定时的任何必要的报警信号）。根据DS3/SONET变换器1200的工作方式，把字节和时钟或者输出到DS-3卸装块1260，或者输出到VT分解块1265。在使用DS-3卸装块1260的情况下，该DS-3卸装块1260从SONET信号中提 DS-3信号，并且，使用锁相环来恢复平均的Ds-3信号线路频率。然后，经由多路调制器1285把DS-3信号和时钟送到DS3线路接口块500。
在使用VT分解块1265的情况下，由传输和通路首部的分解块1265提取基本上SONET格式化的信号，并且，从利用由字节V1、V2和V3组成的VT指针的每个异步浮点方式VT1.5提取VT SPE。然后，删去不变的填充和填充控制位。把剩下的数据位连同它们的时钟一起送到28个T-1填充控制缓冲器1270。这些T-1填充控制缓冲器取得28种独立的DS-1信号，并由此提供7种DS-2信号，这时，所述DS-1信号被填充在所述DS-2信号送到T-2填充帧插入块1275，DS-2信号帧、多帧、填充、填充控制位和倒相拉都被插入该插入块中。然后，把7种同步DS-2信号送到DS-3帧编码程序1280，后者把DS-2信号连同所需要的首部适当地插入DS-3信号中。然后，经由多路调制器1285把经过适当组合的DS-3信号送到Ds-3线路接口块500。
关于DS3/SONET变换器1200的其他细节可参考附录G。
参考图1，就上述系统10的各模块来说，应当指出，能够设置利用这些系统模块的子集的所需要的系统的“节瘤”（plethora）。例如，只使用DS-3线路接口块500，DS-3/SONET变换器1200，以及SONET通路终端400，就能够把DS-2线路信号7装入SONET STS-1线路信号，并且，经由STS-1线路送出该DS-3线路信号。同样，能够把输入的SONET STS-1信号变换成DS-3格式，并经由DS-3线路把它送出。
通过把WBX800，以及附加的SPT块400，DS-3线路接口块500和DS-3/SONET变换器块1200加到块400、500和1200上，能够实现更复杂的系统。能够现实各种DS-3信号的跨接，以及各种SONET STS-1信号中任何信号与各种DS-3信号之间的跨接。
提供除了模块400、500、800和1200之外的其他“后端”部件，就扩大了该系统的范围。在增加附加/取下多路调制器700b、最好还有SONET总线接口600的情况下，可以把特定的DS-1信号置于基本上SONET格式化的信号的VTs中，然后，把它作为所述基本上SONET格式化信号的一部分转换到SPT 400。或者，可以把该DS-1信号送到DS-3/SONET变换器，用以构成DS-3信号的一部分，所述DS-3信号是被经由DS-3线路接口500送到DS-3线路的。当然，如果不需要用于大量STS-1和/或DS-1线路的复杂的开关的话，那么，能够在设有WBX800的情况下实现这些任务。同样，在处理同步信号过程中，可以同样地使用不同的附加/取下多路调制器，诸如700a和/或700c。此外，可能包含连接到CEPTn线路的附加/取下多路调制器700d，以便能够切换CEPT信号以构成SONET STSn或DS-3信号的一部分。
VTX900的使用还增加了任何系统的复杂程度。可以利用所述VTX把任何输入信号的任何信道跨接到任何输出信号的任何信道，当然，其条件是：首先通过诸如附加/取下多路调制器700或DS-3/SONET变换器1200把所述信号置于基本上的SONET格式中;而所述STS-1信号已经处在该格式中。例如可以把从STSn线路得到的特定的输入SONET STS-1信号的28种伪辅助信号转换成多达28种不同的基本上SONET格式化的输出信号，这时，把1个或几个伪辅助信号变换成1个或几个DS-3信号的DS-1信道（经由部件1200和500），把1个或几个VTs包含在1个或几个STSn信号中，作为其中的VTs（经由部件400;如果需要，还有部件300、200和100），以及把1个或几个VTs包含在1个或几个STS-1信号中，作为其中的VTs，其中，在1个或几个异步附加/取下多路调制器，例如700b处，取下特定的VTs。
当然，在许多其他系统中，不需要DS-3/SONET变换器1200和DS-3线路接口500。可以仅仅使用多个SPTs400和WBX800和/或VTX900来实现SONET信号的跨接。此外，如果希望附加和取下伪辅助信号，就可以把后端部件600和700加到该系统。实际上，由于所述后端部件产生基本上SONET格式化的信号，所以，在没有VTX和WBX800的情况下，部件700、600和400（如果需要的话，还有300、200和100）的组合可能是非常有用的。当然，如前所述增加VTX900和/或WBX800使系统能够完成许多其他重要功能。
此外，下面将指出，不必使用前端部件（100、200300和400）以及DS-3相关部件（500和1200）仍然能够得到有用的系统。具体地说附加/取下多路调制器700与VTX900和/或WBX的组合能够提供所希望的结果。尤其是能够由此实现特定的附加/取下多路调制器的跨接。
已经描术和图示了一种能够与STS、DSn和CEPTn信号连接并跨接在这些信号之间的组合式，非阻塞、可扩展的SONET兼容跨接系统。虽然已经描述了具体的实施例，但是，其意图不是给出一种限制，事实上，本发明具有本领域所允许的宽的范围。因此，应当指出，在所有组合式部件中，可以使用不同于所公开形式的电路，只要系统内部数据的格式是基本上的SONET格式。例如，某些部件以字节并行格式处理数据，而另一些部件使用位串行格式。具体地说，可看到，为了经由总线进行传输，附加/取下多路调制器把数据变换成字节并行格式，并送到SONET总线接口。当然，根据需要，如果经由位串行总线而不是字节并行总线来传输数据，并且，如果附加/取下多路调制器能够以这种位串行方式接收和发送的话，那么，可以删去该SONET总线接口。此外，虽然给出了VTX和WBX跨接块的芯片部件的端口数目，但是，应当指出，对于一片芯片，可以使用不同数目的端口。当WBX不必具有折叠式闭路结构，同时，VTX不必具有总线结构时，还可以改变该非阻塞跨接网络的连接方法。虽然由于这两种结构是可扩展的、因此，是最佳方案，但是，仅仅要求该网络是非阻塞的。
还应当指出，虽然是在STS-1层次上说明系统的所有连接和内部定时，但是，也可以使用其他STSn定时，例如，STS-3。此外，虽然附图中给出系统模块的特定的连接方法，但是，由于各种模块的混合和匹配特性的缘故，也可以提供不同的连接方法。最后，应当指出，应该从广义上理解权利要求书中的术语，因此，例如术语“耦合到”不暗示直接连接。因此，本领域的技术人员明白：还可以在不离开本发明精神和范围的情况下，根据以上说明，对本发明做出其他修改。