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1、(10)申请公布号 CN 103440879 A (43)申请公布日 2013.12.11 CN 103440879 A *CN103440879A* (21)申请号 201310371648.5 (22)申请日 2013.08.23 G11C 11/413(2006.01) (71)申请人 中国科学院微电子研究所 地址 100083 北京市朝阳区北土城西路 3 号 (72)发明人 陈巍巍 陈岚 (74)专利代理机构 中科专利商标代理有限责任 公司 11021 代理人 王波波 (54) 发明名称 地址变化监测电路、 装置及其生成方法 (57) 摘要 公开了一种地址变化监测电路、 装置和方法。 。
2、该电路包括 ： 清零和延迟单元， 在第二输入端接 收输入信号以及在第一输入端接收反相的输入信 号 ； 翻转单元， 串联连接在第一输出端和第二输 出端之间 ； 以及判断单元， 基于第一和第二输出 端上的信号之间的逻辑关系， 输出时序信号。 根据 实施例的方法可生成不同速度的地址变化监测电 路， 满足不同尺寸的存储电路的要求。 (51)Int.Cl. 权利要求书 2 页 说明书 7 页 附图 4 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书7页 附图4页 (10)申请公布号 CN 103440879 A CN 103440879 A *CN10344087。
3、9A* 1/2 页 2 1. 一种地址变化监测电路， 包括 ： 清零和延迟单元， 具有第一输入端和第二输入端以及第一输出端和第二输出端， 在所 述第二输入端接收输入信号以及在第一输入端接收反相的输入信号 ； 翻转单元， 串联连接在所述第一输出端和所述第二输出端之间 ； 以及 判断单元， 基于所述第一输出端上的信号和所述第二输出端上的信号之间的逻辑关 系， 输出时序信号 ； 其中， 所述第二输出端处的输入信号从逻辑低改变为逻辑高之前， 所述第一输出端处 的信号处于逻辑低， 所述第二输出端处的信号处于逻辑高， 所述判断单元的输出端处的信 号处于逻辑低， 当第二输入端处的信号从逻辑低变化成逻辑高时，。
4、 迫使所述第二输出端处 的信号变为强逻辑低， 而所述第一输入端处的信号变为逻辑高， 使得所述清零和延迟单元 解除了对所述第一输出端处信号的控制， 所述第二输出端和所述第一输出端处的信号均为 逻辑低， 所述判断单元在其输出端输出逻辑高， 开始使存储电路的读操作有效， 所述翻转单 元在受到所述第二输出端处产生的强逻辑低的影响， 对所述第一输出端产生较弱的翻转逻 辑， 当所述第一输出端受此作用变为逻辑高时， 所述判断单元通过判断所述第一输出端和 所述第二输出端处的信号之间的逻辑关系， 在其输出端处输出逻辑低， 结束存储电路的读 操作。 2. 如权利要求 1 所述的地址变化监测电路， 还包括 ： 反相。
5、器， 在其输入端接收所述输入信号， 在其输出端输出所述反相的输入信号。 3. 如权利要求 1 所述的地址变化监测电路， 还包括另一清零和延迟单元， 所述另一清 零和延迟单元具有与所述清零和延迟单元并联连接并且具有基本相同的电路结构。 4. 如权利要求 1 所述的地址变化监测电路， 其中所述清零和延迟单元包括 ： 第一 MOS 晶体管， 栅极接收所述反相的输入信号， 漏极端作为所述第一输出端子 ； 第一电容器， 串联连接在第一 MOS 晶体管的源极和漏极之间 ； 第二 MOS 晶体管， 栅极接收所述输入信号， 漏极端作为所述第二输出端子 ； 第二电容器， 串联连接在第二 MOS 晶体管的源极和漏。
6、极之间。 5. 如权利要求 4 所述的地址变化监测电路， 其中所述第一和第二电容器的容量基本相 等。 6. 如权利要求 4 所述的地址变化监测电路， 其中所述第一 MOS 晶体管和第二 MOS 晶体 管的驱动能力大于所述翻转单元的驱动能力。 7. 如权利要求 1 所述的地址变化监测电路， 其中所述翻转单元包括反向并联连接的两 个反相器。 8. 如权利要求 1 所述的地址变化监测电路， 其中所述判断单元为或非门电路。 9. 一种地址变化监测装置， 包括 ： 多个并联的地址变化监测电路， 每个地址变化检测电路为如权利要求 1 所述的地址变 化监测电路 ； 或电路， 接收从所述多个地址变化监测电路输。
7、出的时序信号， 输出用于存储器读取操 作的时序控制信号。 10. 一种利用计算机生成地址变化监测电路的方法， 包括步骤 ： 提供至少一个或并联的多个清零和延迟单元， 每个清零和延迟单元具有第一和第二输 权 利 要 求 书 CN 103440879 A 2 2/2 页 3 入端以及第一和第二输出端， 在所述第二输入端接收输入信号以及在第一输入端接收反相 的输入信号 ； 提供翻转单元， 所述翻转单元串联连接在所述第一输出端和所述第二输出端之间 ； 提供判断单元， 所述判断单元基于所述第一输出端上的信号和所述第二输出端上的信 号之间的逻辑关系， 输出时序信号 ； 提供或电路， 所述或电路接收从多个地。
8、址变化监测电路输出的时序信号， 输出用于存 储器读取操作的时序控制信号 ； 其中， 所述第二输出端处的输入信号从逻辑低改变为逻辑高之前， 所述第一输出端处 的信号处于逻辑低， 所述第二输出端处的信号处于逻辑高， 所述判断单元的输出端处的信 号处于逻辑低， 当第二输入端处的信号从逻辑低变化成逻辑高时， 迫使所述第二输出端处 的信号变为强逻辑低， 而所述第一输入端处的信号变为逻辑高， 使得所述清零和延迟单元 解除了对所述第一输出端处信号的控制， 所述第二输出端和所述第一输出端处的信号均为 逻辑低， 所述判断单元在其输出端输出逻辑高， 开始使存储电路的读操作有效， 所述翻转单 元在受到所述第二输出端。
9、处产生的强逻辑低的影响， 对所述第一输出端产生较弱的翻转逻 辑， 当所述第一输出端受此作用变为逻辑高时， 所述判断单元通过判断所述第一输出端和 所述第二输出端处的信号之间的逻辑关系， 在其输出端处输出逻辑低， 结束存储电路的读 操作。 11. 如权利要求 10 所述的方法， 其中， 基于所选的读取速度， 增加另一清零和延迟单 元， 所述另一清零和延迟单元与所述至少一个清零和延迟单元并联。 权 利 要 求 书 CN 103440879 A 3 1/7 页 4 地址变化监测电路、 装置及其生成方法 技术领域 0001 本技术大体涉及存储类集成电路中所使用的地址变化监测， 具体涉及一种地址变 化监测。
10、电路、 装置以及生成该电路的方法。 背景技术 0002 很多集成电路中需要使用存储电路， 例如静态随机存储器或闪速存储器， 用于临 时保存电子系统运行所需的中间数据， 或长期保存某些记录数据。存储电路中往往集成 有地址变化监测电路， 它在存储地址变化时生成存储电路进行读取操作所需的时序控制信 号。 0003 如图 1 所示， 根据现有技术的地址变化监测电路包括由多个地址传输监测 (ATD) 单元 101 和逻辑电路 102( 如图 1 所示的逻辑或电路 )。地址变化监测电路的多个输入端子 103 接收多条地址信号 A0， AN-1。地址变化监测电路的输出端子 104 输出为存储 电路的读取操作。
11、提供的时序控制信号 ATD。图 2 示出了如图 1 所示的 ATD 单元的电路图。 0004 如图 2 所示， 每个 ATD 单元包括接收输入信号 AIN 的输入端子和输出时序信号 ATDU 的输出端子。每个 ATD 单元中， 经过多个串联的延迟单元延迟后的输入信号与未延迟 的输入信号 AIN 输入到或非门电路的输入端， 在输出端输出时序信号 ATDU。 0005 图 3 示出了如图 2 所示的 ATD 单元的输入输出信号时序图。如图 3 所示， 当输入 的地址信号产生逻辑变化时， 例如从逻辑 “0” 变成 “1” 时， ATD 单元的输出端会产生高电平 区间， 其可以对应存储电路读操作所需的。
12、时间 T 的读取有效信号。 0006 一方面， 如图 2 所示的电路由于采用了缓冲器与电容器的串并结构， 无法通过简 单地增加或者减少某些部件来形成新的地址变化监测电路。 因此， 现有技术中， 针对不同速 度和存储尺寸的存储电路都需要新设计地址变化监测电路。 0007 另一方面， 以计算机算法为实现基础， 可以生成存储电路， 满足集成电路设计人员 对于闪速存储电路的不同的尺寸要求。 通常需要预先人工设计一组不同速度的地址变化监 测电路， 以对应不同尺寸存储电路的读取速度。但是， 现有技术中， 难以通过自动算法生成 各种不同速度 ( 不同的有效时间 T) 的地址变化监测电路。 发明内容 0008。
13、 考虑到现有技术中的一个或多个问题， 提出了一种地址变化监测电路、 装置及其 生成方法。 0009 根据本技术的实施例， 一种地址变化监测电路， 包括 ： 清零和延迟单元， 具有第一 输入端和第二输入端以及第一输出端和第二输出端， 在所述第二输入端接收输入信号以及 在第一输入端接收反相的输入信号 ； 翻转单元， 串联连接在所述第一输出端和所述第二输 出端之间 ； 以及判断单元， 基于所述第一输出端上的信号和所述第二输出端上的信号之间 的逻辑关系， 输出时序信号 ； 其中， 所述第二输出端处的输入信号从逻辑低改变为逻辑高之 前， 所述第一输出端处的信号处于逻辑低， 所述第二输出端处的信号处于逻辑。
14、高， 所述判断 说 明 书 CN 103440879 A 4 2/7 页 5 单元的输出端处的信号处于逻辑低， 当第二输入端处的信号从逻辑低变化成逻辑高时， 迫 使所述第二输出端处的信号变为强逻辑低， 而所述第一输入端处的信号变为逻辑高， 使得 所述清零和延迟单元解除了对所述第一输出端处信号的控制， 所述第二输出端和所述第一 输出端处的信号均为逻辑低， 所述判断单元在其输出端输出逻辑高， 开始使存储电路的读 操作有效， 所述翻转单元在受到所述第二输出端处产生的强逻辑低的影响， 对所述第一输 出端产生较弱的翻转逻辑， 当所述第一输出端受此作用变为逻辑高时， 所述判断单元通过 判断所述第一输出端和。
15、所述第二输出端处的信号之间的逻辑关系， 在其输出端处输出逻辑 低， 结束存储电路的读操作。 0010 根据本技术的实施例， 一种地址变化监测装置， 包括 ： 0011 多个并联的地址变化监测电路， 每个地址变化检测电路为如上所述的地址变化监 测电路 ； 0012 或电路， 接收从所述多个地址变化监测电路输出的时序信号， 输出用于存储器读 取操作的时序控制信号。 0013 根据本技术的实施例， 一种利用计算机生成地址变化监测电路的方法， 包括步骤 ： 提供至少一个或并联的多个清零和延迟单元， 每个清零和延迟单元具有第一和第二输入端 以及第一和第二输出端， 在所述第二输入端接收输入信号以及在第一输。
16、入端接收反相的输 入信号 ； 提供翻转单元， 所述翻转单元串联连接在所述第一输出端和所述第二输出端之间 ； 提供判断单元， 所述判断单元基于所述第一输出端上的信号和所述第二输出端上的信号之 间的逻辑关系， 输出时序信号 ； 提供或电路， 所述或电路接收从多个地址变化监测电路输出 的时序信号， 输出用于存储器读取操作的时序控制信号 ； 其中， 所述第二输出端处的输入 信号从逻辑低改变为逻辑高之前， 所述第一输出端处的信号处于逻辑低， 所述第二输出端 处的信号处于逻辑高， 所述判断单元的输出端处的信号处于逻辑低， 当第二输入端处的信 号从逻辑低变化成逻辑高时， 迫使所述第二输出端处的信号变为强逻辑。
17、低， 而所述第一输 入端处的信号变为逻辑高， 使得所述清零和延迟单元解除了对所述第一输出端处信号的控 制， 所述第二输出端和所述第一输出端处的信号均为逻辑低， 所述判断单元在其输出端输 出逻辑高， 开始使存储电路的读操作有效， 所述翻转单元在受到所述第二输出端处产生的 强逻辑低的影响， 对所述第一输出端产生较弱的翻转逻辑， 当所述第一输出端受此作用变 为逻辑高时， 所述判断单元通过判断所述第一输出端和所述第二输出端处的信号之间的逻 辑关系， 在其输出端处输出逻辑低， 结束存储电路的读操作。 0014 根据本技术实施例的地址变化监测电路和地址变化监测装置用于监测外部地址 信号变化， 为存储类集成。
18、电路的读取操作提供时序控制信号。 另外， 本技术的实施例应用于 集成电路中不同尺寸的存储电路中地址变化监测电路的快速生成， 以满足集成电路设计人 员对于存储电路读取速度的不同需求。 附图说明 0015 根据以下说明和所附权利要求， 结合附图， 本公开的前述和其他特征将更加清楚。 在认识到这些附图仅仅示出了根据本公开的一些示例且因此不应被认为是限制本公开范 围的前提下， 通过使用附图以额外的特征和细节来详细描述本公开， 附图中 ： 0016 图 1 示出了根据现有技术的地址变化监测电路的结构示意图 ； 说 明 书 CN 103440879 A 5 3/7 页 6 0017 图 2 示出了如图 1。
19、 所示的地址变化监测电路中的 ATD 单元的电路图 ； 0018 图 3 示出了如图 2 所示的 ATD 单元的输入输出信号时序关系 ； 0019 图 4A 示出了根据本技术一个实施例的地址变化监测电路的示意性框图 ； 0020 图 4B 示出了如图 4A 所示的地址变化监测电路的示意性时序图 ； 0021 图 5 是描述根据本技术的地址变化监测电路的生成方法的流程图 ； 0022 图 6 示出了根据本技术另一实施例的地址变化监测电路的示意性框图 ； 以及 0023 图 7 示出了根据本技术的又一实施例的地址变化监测电路的示意性电路图。 具体实施方式 0024 将在下文中结合附图对本技术的实施。
20、例进行详细描述。虽然结合实施例进行阐 述， 但应理解为这并非意指将本技术限定于这些实施例中。 相反， 本技术意在涵盖由所附权 利要求所界定的本技术精神和范围内所定义的各种可选方案、 修改方案和等同方案。 0025 此外， 为了更好的理解本技术， 在下面的描述中， 阐述了大量具体的细节， 比如具 体的电路、 器件、 连接关系等。 然而， 本技术的领域的普通技术人员应该理解， 没有这些具体 的细节， 本技术依然可以实施。在其他的一些实施例中， 为了便于凸显本技术的主旨， 对于 熟知的技术未作详细的描述。 0026 在下文所述的特定实施例代表本技术的示例性实施例， 并且本质上仅为示例说明 而非限制。。
21、在说明书中， 提及 “一个实施例” 或者 “实施例” 意味着结合该实施例所描述的特 定特征、 结构或者特性包括在本技术的至少一个实施例中。术语 “在一个实施例中” 在说明 书中各个位置出现并不全部涉及相同的实施例， 也不是相互排除其他实施例或者可变实施 例。 本说明书中公开的所有特征， 或公开的所有方法或过程中的步骤， 除了互相排斥的特征 和 / 或步骤以外， 均可以以任何方式组合。此外， 本领域普通技术人员应当理解， 在此提供 的示图都是为了说明的目的， 并且示图不一定是按比例绘制的。应当理解， 当称 “元件” “连 接到” 或 “耦接” 到另一元件时， 它可以是直接连接或耦接到另一元件或者。
22、可以存在中间元 件。相反， 当称元件 “直接连接到” 或 “直接耦接到” 另一元件时， 不存在中间元件。相同的 附图标记指示相同的元件。这里使用的术语 “和 / 或” 包括一个或多个相关列出的项目的 任何和所有组合。 0027 根据本技术实施例的地址变化监测电路和地址变化监测装置用于监测外部地址 信号变化， 为存储类集成电路的读取操作提供时序控制信号。 另外， 本技术的实施例应用于 集成电路中不同尺寸的存储电路中地址变化监测电路的快速生成， 以满足集成电路设计人 员对于存储电路读取速度的不同需求。 0028 图 4A 示出了根据本技术一个实施例的地址变化监测电路的示意性框图。图 4A 所 示的。
23、地址变化监测电路， 在第一层结构上仍如图 1 所示， 区别特征在于 ATD 单元的内部结 构。 0029 如图 4A 所示， 每个 ATD 单元包括清零和延迟单元 13、 翻转单元 11 和判断单元 12。 0030 清零和延迟单元 13， 具有第一输入端和第二输入端以及第一输出端 16 和第二输 出端 17。在第二输入端接收来自装置的输入端 14 的输入信号以及在第一输入端接收反相 的输入信号。 0031 翻转单元 11 串联连接在清零和延迟单元 13 的第一输出端 16 和第二输出端 17 之 说 明 书 CN 103440879 A 6 4/7 页 7 间。 0032 判断单元 12 基。
24、于第一输出端 16 上的信号和第二输出端 17 上的信号之间的逻辑 关系， 在输出端 15 输出时序信号。 0033 例如， ATD 单元的输入端 14 本身及反相的输入信号 18 连接清零和延迟单元 13 的 两个输入端， 控制两个输出端 ( 逻辑寄存点 )16 和 17 的信号是否清零。当反相的输入信号 18 为逻辑 “1” 时， 第一输出端 16 被置为逻辑 “0” 。当输入信号 14 为逻辑 “1” 时， 第二输出 端 17 被置为逻辑 “0” 。翻转单元 11 为第一和第二输出端 16 和 17 提供较弱逻辑强度的翻 转逻辑， 也就是其提供的逻辑强度比清零和延迟单元 13 产生的逻辑。
25、强度弱， 从而保证第一 和第二输出端 16 和 17 处的信号在稳定后其逻辑值相反。这里，“逻辑强度” 的含义是指产 生某个逻辑的驱动源的带载能力比较强， 比如说， 当输出低电平时， 能承受较大的灌电流， 输出高电平时能承受较大的拉电流。例如， 翻转单元 11 所提供的翻转逻辑的逻辑强度低于 第一和第二输出端 16 和 17 上的信号， 例如逻辑 “0” 信号的逻辑强度。然后， 判断单元 12 通过判断第一和第二输出端 16 和 17 上的信号之间的逻辑关系， 在输出端 15 输出存储电路 的读操作控制时序信号。根据一个实施例， 在时间周期 T 内， 当第一和第二输出端 16 和 17 的信号。
26、均为逻辑 “0” 时， 判断单元 12 在其输出端 15 输出信号为逻辑 “1” 。 0034 根据本发明的一个实施例， 当翻转单元 12 提供从逻辑 “0” 到逻辑 “1” 的翻转逻辑 时， 清零和延迟单元 13 可以在其输出端 16 提供对该逻辑 “1” 的建立延迟一段时间。这例 如通过在清零和延迟单元 13 内设置电容器来实现。存储电路读操作所需的读取有效信号 的高电平有效时间 T 由清零和延迟单元 13 对第一和第二输出端 16 和 17 处的信号施加的 延迟能力和翻转单元 11 施加的逻辑强度共同决定。 0035 图 4B 示出了如图 4A 所示的地址变化监测电路的示意性时序图。如图。
27、 4B 所示， 当 ATD 单元的输入端 14 处的地址信号产生地址信号变化前， 即从逻辑 “0” 改变为逻辑 “1” 之 前， 第一输出端 16 处的信号处于逻辑 “0” ， 第二输出端 17 处的信号处于逻辑 “1” ， 判断单元 12 的输出端 15 处的信号处于逻辑 “0” 。当输入端 14 处的信号从逻辑 “0” 变化成逻辑 “1” 时， 会迫使第二输出端 17 处的信号变为强逻辑 “0” ， 而经过反相器 20 反相后的输入信号 18 变为逻辑 “0” ， 使得清零和延迟单元 13 解除了对第一输出端 16 处信号的控制。此时第二输 出端 17 和第一输出端 16 处的信号均为逻辑。
28、 “0” ， 从而判断单元 12 在其输出端 15 输出逻 辑 “1” ， 开始使存储电路的读操作有效。翻转单元 11 在此时受到第二输出端 17 处产生的 强逻辑 “0” 的影响， 对第一输出端 16 产生较弱的翻转逻辑， 当第一输出端 16 受此作用变为 逻辑 “1” 时， 判断单元 12 通过判断第一输出端 16 和第二输出端 17 处的信号之间的逻辑关 系， 在输出端 15 处输出逻辑 “0” ， 结束存储电路的读操作。在第一输出端 16 的信号从 “0” 变为 “1” 的过程所花费的时间可以由清零和延迟单元 13 提供的延迟能力来确定。这样， 输 出端 15 处的信号从变为逻辑 “1。
29、” 到恢复逻辑 “0” 的时间为 T。 0036 图 5 是描述根据本技术的地址变化监测电路的生成方法的流程图。根据本技术的 生成方法可以根据特定读取速度来对地址变化监测电路进行配置。 0037 在步骤 51， 提供至少一个或并联的多个清零和延迟单元 13， 每个清零和延迟单元 具有第一和第二输入端以及第一和第二输出端 16 和 17， 在所述第二输入端接收输入信号 以及在第一输入端接收反相的输入信号。 0038 在步骤 52， 提供翻转单元 11， 所述翻转单元 11 串联连接在所述第一输出端 16 和 说 明 书 CN 103440879 A 7 5/7 页 8 所述第二输出端 17 之间。
30、 ； 0039 在步骤 53， 提供判断单元 12， 所述判断单元 12 基于所述第一输出端 16 上的信号 和所述第二输出端 17 上的信号之间的逻辑关系， 输出时序信号 ； 0040 在步骤 54， 提供或电路， 所述或电路接收从多个地址变化监测电路输出的时序信 号， 输出用于存储器读取操作的时序控制信号。 0041 当地址变化监测电路的输入端 14 处的地址信号产生地址信号变化前， 即从逻辑 “0” 改变为逻辑 “1” 之前， 第一输出端 16 处的信号处于逻辑 “0” ， 第二输出端 17 处的信号 处于逻辑 “1” ， 判断单元 12 的输出端 15 处的信号处于逻辑 “0” 。当输。
31、入端 14 处的信号从 逻辑 “0” 变化成逻辑 “1” 时， 会迫使第二输出端 17 处的信号变为强逻辑 “0” ， 而经过反相 器 20 反相后的输入信号 18 变为逻辑 “0” ， 使得清零和延迟单元 13 解除了对第一输出端 16 处信号的控制。此时第二输出端 17 和第一输出端 16 处的信号均为逻辑 “0” ， 从而判断单 元 12 在其输出端 15 输出逻辑 “1” ， 开始使存储电路的读操作有效。翻转单元 11 在此时受 到第二输出端 17 处产生的强逻辑 “0” 的影响， 对第一输出端 16 产生较弱的翻转逻辑， 当第 一输出端 16 受此作用变为逻辑 “1” 时， 判断单元。
32、 12 通过判断第一输出端 16 和第二输出端 17 处的信号之间的逻辑关系， 在输出端 15 处输出逻辑 “0” ， 结束存储电路的读操作。在第 一输出端 16 的信号从 “0” 变为 “1” 的过程所花费的时间可以由清零和延迟单元 13 提供的 延迟能力来确定。这样， 输出端 15 处的信号从变为逻辑 “1” 到恢复逻辑 “0” 的时间为 T。 0042 虽然图 5 中按照序号示出了生成清零和延迟单元的步骤 51， 生成翻转单元的步骤 52、 生成判断单元的步骤 53、 以及生成逻辑或结构的步骤 54， 但是本领域的普通技术人员 应该意识到， 上述的步骤之间并无任何的先后顺序。上述的附图标。
33、记仅仅是出于描述的目 的， 而不是限定这些步骤之间的先后关系。 0043 在如图 5 所示的方法中， 可以根据特定读取速度来配置清零和延迟单元， 例如可 通过对于清零和延迟单元 13 中的模块进行并联配置实现。 0044 图 6 示出了根据本技术另一实施例的地址变化监测电路的示意性框图。如图 6 所 示， 清零和延迟单元 13 中有本征单元 21 以及附加单元 22。附加单元的个数可以为 0， 也可 以为若干个。单元 21 和 22 及与 22 相当的单元之间具有并联关系。由于翻转逻辑的强度 由翻转单元 11 确定， 在此前提下， 所产生的逻辑翻转时间 ( 即存储电路读操作的有效时间 T)由清。
34、零和延迟单元13的逻辑延迟能力唯一确定。 根据本发明的实施例， 清零和延迟单元 13 中的单元 21 及 22 等的延迟能力相等， 但是也可以不相等。 0045 当需要配置特定的读取速度(即读操作的有效时间T)时， 只需对清零和延迟单元 13 的延迟能力进行配置， 即只需对与本征单元 21 并联的附加单元进行个数或类型上的配 置， 无需人工进行电路设计。且该配置为并联配置， 既无需修改已有布局， 也无需修改电路 中已有的连接关系， 使得该方法可通过计算机程序快速实现。 0046 图 7 示出了根据本技术的又一实施例的地址变化监测电路的示意性电路图。如图 7所示， 清零和延迟单元13中的本征清零。
35、和延迟单元31包括第一MOS晶体管， 例如NMOS晶 体管， 其栅极接收反相的输入信号， 漏极端作为或连接到第一输出端子 16 ； 第一电容器， 串 联连接在第一MOS晶体管的漏极和源极之间 ； 第二MOS晶体管， 例如NMOS晶体管， 其栅极接 收输入信号， 漏极端作为或连接到第二输出端子， 第二电容器， 串联连接在第二 MOS 晶体管 的漏极和源极之间。图 7 所示的单元 31 中 NMOS 的驱动能力远大于翻转单元 11 中反相器 说 明 书 CN 103440879 A 8 6/7 页 9 的驱动能力。另外， 单元 32 和 33 与单元 31 的结构基本上相同， 并且与单元 31 在。
36、清零和延 迟单元 13 中的连接方式相同。 0047 根据本技术实施例的方法可生成不同速度的地址变化监测电路， 满足不同尺寸的 存储电路的要求。 另外， 上述方法可由计算机程序实现， 提高生成不同速度地址变化监测电 路的效率。 0048 如本领域的技术人员可以意识到的那样上述的清零和延迟单元、 翻转单元、 判断 单元既可以由模拟电路实现， 也可以由数字电路实现， 或由模拟及数字混合电路实现。 0049 另外， 虽然上述实施例中以正逻辑来进行详细描述， 但是本领域的技术人员可以 意识到， 这并不是对本技术的限定， 本技术同样可以用于负逻辑系统中。 0050 另外， 在系统方案的硬件和软件实现方式。
37、之间可以存在一些小差别。硬件或软件 的使用一般 ( 但并非总是， 因为在特定情况下硬件和软件之间的选择可能变得很重要 ) 是 一种体现成本与效率之间权衡的设计选择。可以各种手段 ( 例如， 硬件、 软件和 / 或固件 ) 来实施这里所描述的系统和 / 或其他技术， 并且优选的方案随着所应用的环境而改变。例 如， 如果实现方确定速度和准确性是最重要的， 则实现方可以选择主要为硬件和 / 或固件 的手段 ； 如果灵活性是最重要的， 则实现方可以选择主要是软件的实施方式 ； 或者， 同样也 是可选地， 实现方可以选择硬件、 软件和 / 或固件的特定组合。 0051 以上的详细描述通过使用方框图、 流。
38、程图和/或示例， 已经阐述了设备和/或方法 的众多实施例。在这种方框图、 流程图和 / 或示例包含一个或多个功能和 / 或操作的情况 下， 本领域技术人员应理解， 这种方框图、 流程图或示例中的每一功能和 / 或操作可以通过 各种硬件、 软件、 固件或实质上它们的任意组合来单独和 / 或共同实现。在一个实施例中， 本技术所述主题的若干部分可以通过专用集成电路 (ASIC)、 现场可编程门阵列 (FPGA)、 数 字信号处理器(DSP)、 或其他集成格式来实现。 然而， 本领域技术人员应认识到， 这里所公开 的实施例的一些方面在整体上或部分地可以等同地实现在集成电路中， 实现为在一台或多 台计算。
39、机上运行的一个或多个计算机程序 ( 例如， 实现为在一台或多台计算机系统上运行 的一个或多个程序 )， 实现为在一个或多个处理器上运行的一个或多个程序 ( 例如， 实现为 在一个或多个微处理器上运行的一个或多个程序 )， 实现为固件， 或者实质上实现为上述方 式的任意组合， 并且本领域技术人员根据本公开， 将具备设计电路和/或写入软件和/或固 件代码的能力。 此外， 本领域技术人员将认识到， 本公开所述主题的机制能够作为多种形式 的程序产品进行分发， 并且无论实际用来执行分发的信号承载介质的具体类型如何， 本技 术所述主题的示例性实施例均适用。 信号承载介质的示例包括但不限于 ： 可记录型介质。
40、， 如 软盘、 硬盘驱动器、 紧致盘 (CD)、 数字通用盘 (DVD)、 数字磁带、 计算机存储器等 ； 以及传输 型介质， 如数字和 / 或模拟通信介质 ( 例如， 光纤光缆、 波导、 有线通信链路、 无线通信链路 等 )。 0052 本领域技术人员应认识到， 上文详细描述了设备和 / 或工艺， 此后使用工程实践 来将所描述的设备和 / 或工艺集成到数据处理系统中是本领域的常用手段。也即， 这里所 述的设备和 / 或工艺的至少一部分可以通过合理数量的试验而被集成到数据处理系统中。 本领域技术人员将认识到， 典型的数据处理系统一般包括以下各项中的一项或多项 ： 系统 单元外壳 ； 视频显示设。
41、备 ； 存储器， 如易失性和非易失性存储器 ； 处理器， 如微处理器和数 字信号处理器 ； 计算实体， 如操作系统、 驱动程序、 图形用户接口、 以及应用程序 ； 一个或多 说 明 书 CN 103440879 A 9 7/7 页 10 个交互设备， 如触摸板或屏幕 ； 和/或控制系统， 包括反馈环和控制电机(例如， 用于感测位 置和 / 或速度的反馈 ； 用于移动和 / 或调节成分和 / 或数量的控制电机 )。典型的数据处 理系统可以利用任意合适的商用部件 ( 如数据计算 / 通信和 / 或网络计算 / 通信系统中常 用的部件 ) 予以实现。 0053 本技术所述的主题有时说明不同部件包含在。
42、不同的其他部件内或者不同部件与 不同的其他部件相连。 应当理解， 这样描述的架构只是示例， 事实上可以实现许多能够实现 相同功能的其他架构。在概念上， 有效地 “关联” 用以实现相同功能的部件的任意设置， 从 而实现所需功能。因此， 这里组合实现具体功能的任意两个部件可以被视为彼此 “关联” 从 而实现所需功能， 而无论架构或中间部件如何。 同样， 任意两个如此关联的部件也可以看作 是彼此 “可操作地连接” 或 “可操作地耦合” 以实现所需功能， 且能够如此关联的任意两个 部件也可以被视为彼此 “能可操作地耦合” 以实现所需功能。能可操作地耦合的具体示例 包括但不限于物理上可配对和 / 或物理。
43、上交互的部件， 和 / 或无线交互和 / 或可无线交互 的部件， 和 / 或逻辑交互和 / 或可逻辑交互的部件。 0054 至于本文中任何关于多数和 / 或单数术语的使用， 本领域技术人员可以从多数形 式转换为单数形式， 和 / 或从单数形式转换为多数形式， 以适合具体环境和应用。为清楚起 见， 在此明确声明单数形式 / 多数形式可互换。 0055 本领域技术人员应当理解， 一般而言， 所使用的术语， 特别是所附权利要求中 ( 例 如， 在所附权利要求的主体部分中 ) 使用的术语， 一般地应理解为 “开放” 术语 ( 例如， 术语 “包括” 应解释为 “包括但不限于” ， 术语 “具有” 应解。
44、释为 “至少具有” 等 )。本领域技术人 员还应理解， 如果意在所引入的权利要求中标明具体数目， 则这种意图将在该权利要求中 明确指出， 而在没有这种明确标明的情况下， 则不存在这种意图。 0056 以上对本技术的示出示例的描述， 包括摘要中所描述的， 并不希望是穷尽的或者 是对所公开的精确形式的限制。 尽管出于说明性目的在此描述了本技术的特定实施例和示 例， 但是在不偏离本技术的更宽的精神和范围的情况下， 各种等同修改是可以的。实际上， 应当理解， 特定信号、 电流、 频率、 功率范围值、 时间等被提供用于说明目的， 并且其他值也 可以用在根据本技术教导的其他实施例和示例中。 说 明 书 CN 103440879 A 10 1/4 页 11 图 1 图 2 图 3 说 明 书 附 图 CN 103440879 A 11 2/4 页 12 图 4B 说 明 书 附 图 CN 103440879 A 12 3/4 页 13 图 5 图 6 说 明 书 附 图 CN 103440879 A 13 4/4 页 14 图 7 说 明 书 附 图 CN 103440879 A 14 。