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1、(10)申请公布号 CN 103094283 A (43)申请公布日 2013.05.08 CN 103094283 A *CN103094283A* (21)申请号 201110332297.8 (22)申请日 2011.10.27 H01L 27/115(2006.01) H01L 29/792(2006.01) H01L 21/8247(2006.01) G11C 11/413(2006.01) (71)申请人 中芯国际集成电路制造 （上海） 有限 公司 地址 201203 上海市浦东新区张江路 18 号 (72)发明人 凌龙 张传宝 陈荣堂 邓霖 黄军 (74)专利代理机构 北京德琦知。
2、识产权代理有限 公司 11018 代理人 牛峥 王丽琴 (54) 发明名称 8-bit半导体存储单元、 制作方法及其存储单 元阵列 (57) 摘要 本发明提供了一种 8-bit 半导体存储单元及 形成方法、 存储单元阵列。8-bit 半导体存储单元 包括一个源极区、 四个漏极区、 四个栅极区、 四条 带状半导体鳍状物以及八个电荷存储复合层 ； 其 中， 四个漏极在源极外侧对称设置， 且每个漏极与 源极之间设置有具有沟道区域的带状半导体鳍状 物 ； 四个栅极的每一个设置在每两个相邻的带状 半导体鳍状物之间， 并且栅极通过具有电荷俘获 层的电荷存储复合层与该栅极两侧半导体鳍状物 之间的沟道区接触。。
3、因此， 利用该崭新的结构， 巧 妙的实现了存储单元的 8-bit 存储， 并进一步提 高存储单元的存储密度。 (51)Int.Cl. 权利要求书 3 页 说明书 7 页 附图 9 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书7页 附图9页 (10)申请公布号 CN 103094283 A CN 103094283 A *CN103094283A* 1/3 页 2 1. 一种 8-bit 半导体存储单元， 包括设置在半导体衬底上的源极区和漏极区、 半导体 鳍状物、 栅极区， 以及在所述有源区和栅极区之间的、 具有电荷俘获层的电荷存储复合层， 其特征在于，。
4、 所述半导体存储单元包括一个源极区、 四个漏极区、 四个栅极区、 四条带状半 导体鳍状物以及八个电荷存储复合层 ； 其中， 所述四个漏极区在所述源极区外侧对称设置， 且每个所述漏极区与所述源极区 之间设置有具有沟道区域的带状半导体鳍状物 ； 所述四个栅极区的每一个设置在每两个相邻的所述带状半导体鳍状物之间， 并且所述 栅极区通过所述具有电荷俘获层的电荷存储复合层与该栅极区两侧半导体鳍状物之间的 沟道区接触。 2. 根据权利要求 1 所述的存储单元， 其特征在于， 所述栅极区成直角折弯状， 且所述直 角折弯状栅极区的两端通过所述电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道 区接触。 3.根据。
5、权利要求1或2所述的存储单元， 其特征在于， 所述电荷存储复合层包括从所述 半导体鳍状物沟道区侧至栅极区依次设置的隧道氧化物层、 氮化物层和阻挡氧化物层。 4.根据权利要求1或2所述的存储单元， 其特征在于， 所述电荷存储复合层包括从源极 区至栅极依次设置的隧道氧化物层、 浮栅层和阻挡氧化物层。 5. 根据权利要求 3 所述的存储单元， 其特征在于， 所述衬底为 P 型半导体衬底， 所述氮 化物层由 Si3N4构成。 6. 根据权利要求 4 所述的存储单元， 其特征在于， 所述衬底为 P 型半导体衬底， 所述浮 栅层由多晶硅构成。 7.根据权利要求1或2所述的存储单元， 其特征在于， 所述存储。
6、单元还包括设置在半导 体衬底上的场氧化层， 所述源极区和漏极区、 半导体鳍状物、 栅极区， 以及电荷存储复合层 设置于所述场氧化层之上。 8.根据权利要求1或2所述的存储单元， 其特征在于， 所述漏极区、 半导体鳍状物、 栅极 区和电荷存储复合层外侧设置有氧化层。 9. 一种 8-bit 半导体存储单元的形成方法， 包括 ： 提供半导体衬底， 并在所述半导体衬底上刻蚀形成四条半导体鳍状物 ； 其中， 所述四条 半导体鳍状物具有一个公共端区域， 且所述四条半导体鳍状物成带状， 并以所述公共端区 域为中心对称 ； 氧化所述半导体鳍状物， 在所述半导体鳍状物上形成第一氧化层 ； 在所述任两条相邻带状。
7、半导体鳍状物之间沉积多晶硅， 并刻蚀形成栅极区 ； 氧化所述栅极区， 在所述栅极区上形成第二氧化层 ； 在所述栅极区与其两侧相邻带状半导体鳍状物之间沉积形成电荷俘获层 ； 对所述带状半导体鳍状物掺杂在所述公共端区形成源极区、 在所述带状半导体鳍状物 异于公共端区的一端形成漏极区， 并在所述源极区与漏极区之间形成沟道区。 10. 根据权利要求 9 所述的方法， 其特征在于， 所述形成四条半导体鳍状物的步骤包 括 ： 在所述衬底上形成图案化的硬掩膜， 所述图案化的硬掩膜呈十字型， 对称的设置有四 条带状区 ； 权 利 要 求 书 CN 103094283 A 2 2/3 页 3 以所述硬掩膜对所述。
8、衬底进行刻蚀， 形成具有公共端区且以所述公共端区域为中心对 称的四条带状半导体鳍状物 ； 去除所述硬掩膜， 在衬底上形成包围所述四条带状半导体鳍状物的场氧化层。 11. 根据权利要求 10 所述的方法， 其特征在于， 所述场氧化层厚度小于所述半导体鳍 状物厚度。 12. 根据权利要求 10 或 11 所述的方法， 其特征在于， 所述形成栅极的步骤包括 ： 在场氧化层上、 且在所述任两条相邻带状半导体鳍状物之间沉积多晶硅 ； 在所述多晶硅上形成图案化光刻胶， 并以图案化光刻胶为掩膜刻蚀所述多晶硅， 形成 直角折弯状栅极区， 且所述栅极区折弯的两端成凹形， 所述凹形端包括突起部和中空部， 并 通过。
9、凹形栅极的突起部与所述栅极区两侧带状半导体鳍状物接触。 13. 根据权利要求 12 所述的方法， 其特征在于， 所述氧化栅极包括将所述凹形栅极的 突起部完全氧化的步骤。 14. 根据权利要求 12 所述的方法， 其特征在于， 所述形成电荷俘获层的步骤包括在所 述栅极区凹形端中空部沉积电荷俘获层材料。 15. 根据权利要求 14 所述的方法， 其特征在于， 所述电荷俘获层材料为多晶硅或氮化 物。 16. 根据权利要求 15 所述的方法， 其特征在于， 所述衬底为 P 型半导体衬底， 所述氮化 物为 Si3N4。 17. 根据权利要求 9 所述的方法， 其特征在于， 通过离子注入掺杂所述带状半导体。
10、鳍状 物的所述公共端区、 异于公共端区的一端及上述两端之间的区域分别形成源极区、 形成漏 极区及形成沟道区。 18. 根据权利要求 9 所述的方法， 其特征在于， 在形成源极和漏极后， 还包括对所得到 的半导体结构表面进行化学机械抛光的步骤， 以及在化学机械抛光后在抛光面生成氧化层 的步骤。 19. 一种 8-bit 半导体存储单元阵列， 包括多个成横纵阵列排布的 8-bit 半导体存储 单元、 多个位线及多个字线， 其特征在于， 半导体存储单元包括一个源极、 四个漏极、 四个栅 极、 四条带状半导体鳍状物以及八个电荷存储复合层 ； 其中， 所述四个漏极在所述源极外侧对称设置， 且每个所述漏极。
11、与所述源极之间设置 有具有沟道区域的带状半导体鳍状物 ； 所述四个栅极的每一个设置在每两个相邻的所述带状半导体鳍状物之间， 并且所述栅 极通过所述具有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区 接触 ； 所述半导体存储单元， 第一漏极与第三漏极相对设置， 第二漏极与第四漏极相对设置， 第一栅极与第三栅极相对设置， 第二栅极与第四栅极相对设置 ； 每横列存储单元的第二漏极与该横列存储单元的第二漏极形成一个位线， 第四漏极与 该横列存储单元的第四漏极形成一个位线 ； 每纵列存储单元的第一漏极与该纵列存储单元的第一漏极形成一个位线， 第三漏极与 该纵列存储单元的第三漏极形成一个位。
12、线 ； 每纵列存储单元中第一和第三栅极形成一个字线， 且每纵列存储单元中第二和第四栅 权 利 要 求 书 CN 103094283 A 3 3/3 页 4 极形成一个字线。 权 利 要 求 书 CN 103094283 A 4 1/7 页 5 8-bit 半导体存储单元、 制作方法及其存储单元阵列 技术领域 0001 本发明涉及半导体存储器领域， 尤其涉及一种 8-bit 半导体存储单元、 制作方法 及其存储单元阵列。 背景技术 0002 作为半导体存储器的一种， 多晶硅浮栅存储单元结构 (Floating Gate) 已被广泛 的应用。一般的， 1-bit 多晶硅浮栅存储单元结构 1 包括半。
13、导体衬底 2、 半导体衬底上形成 包括源极 3 及漏极 4 的有源区， 在有源区上依次构成阻挡氧化层 5、 浮栅 6、 隧穿氧化层 7 及 控制栅 8， 阻挡氧化层 5、 浮栅 6、 隧穿氧化层 7 构成电荷存储复合层 9， 如图 1 所示。进行 编程时， 漏极 4 和控制栅 8 都加上较高的编程电压， 源极 3 则接地。这样大量电子从源极 3 流向漏极 4， 形成相当大的电流， 产生大量热电子， 并从衬底 2 中俘获电子， 由于电子的密度 大， 有的电子就到达了衬底 2 与浮栅 6 之间， 这时由于控制栅 8 加有高电压， 在电场作用下， 这些电子通过隧穿氧化层 7 到达浮栅 6， 并在浮栅。
14、 6 上形成电子团。浮栅 6 上的电子团即使 在掉电的情况下， 仍然会存留在浮栅 6 上， 所以信息能够长期保存。 0003 随着半导体存储器件的小型化、 微型化， 由于多晶硅浮栅存储结构因为叠层厚 度过大， 对隧穿氧化层绝缘性要求过高而难以适应未来存储器的发展要求。基于绝缘性 能优异的氮化硅的 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 非易失性存储器件 (Non-volatile memory)， 以其相对于传统多晶硅浮栅存储器更强的电荷存储能力、 易于实 现小型化和工艺简单等特性而重新受到重视。 0004 常规的 1-bit SONOS 存储单元。
15、的结构参考图 2 所示， SONOS 存储单元包括 P 型半 导体衬底 10 和设置在该 P 型半导体衬底 10 的预定区域上的栅叠层 11。源区 12 和漏区 14 形成在 P 型半导体衬底 10 中栅叠层 11 的侧面处， 向其注入 N 型导电杂质。源区 12 和漏区 14 在栅叠层 11 的下面延伸。在栅叠层 11 的下面， 沟道区 16 形成在源区 12 和漏极 14 之 间。栅叠层 11 包括形成在包括 P 型半导体衬底 10 的沟道区 16 在内的预定区域上的电荷 存储复合层 24 和形成在该电荷存储复合层 24 上的栅导电层 26， 即控制栅。该存储节点 24 包括形成在包括 P。
16、 型半导体衬底 10 的沟道区 16 在内的预定区域上的隧道氧化物层 18、 形 成在隧道氧化物层 18 上的氮化物层 20 和形成在该氮化物层 20 上的阻挡氧化物层 22。该 氮化物层20用于俘获隧穿进入隧道氧化物层18内的电子， 并在其内具有俘获位置， 形成俘 获在氮化物层 20 中的电子 28。阻挡氧化层 22 用来防止俘获的氮化物层 20 中的电子 28 移 动到栅导电层 26。 0005 尽管浮栅以及 SONOS 结构的存储单元都有着优异的存储性能， 但是常规的 1-bit 存储单元在存储容量上已不能满足人们对存储器小型化、 大存储容量的要求， 为了更好的 适应实际应用， 围绕半导。
17、体存储器存储性能的改进， 尤其是提高其存储密度一直为研究者 所关注。 0006 LEE Y K， et al.Twin-Bit Silicon-Oxide-Nitride-Oxide-Silicon (SONOS) Memory by Inverted Sidewall Patterning(TSM-ISP)IEEE T Nanotechnology， 2003， 说 明 书 CN 103094283 A 5 2/7 页 6 2(4) ： 246-252， 以及LEE Y K， et al.Twin SONOS Memory with 30nmStorage Nodes under a Mer。
18、ged Gate Fabricated with Inverted Sidewall and Damascene Process， IEEE Electr Device L， 2004， 25(5) ： 317-319 都公开了一种 2-bit SONOS 存储单元， 其利用倒 转边墙成形 (Inverted Side-wallPatterning， ISP)， 通过边墙形成门栅， 阻止两边电荷的 横向位移， 防止写入的电荷相互影响， 实现了 2-bit 的存储。同时， 亦有通过发展多电平 (multilevel) 技术， 通过精确控制控制栅上电压， 实现在浮栅结构上一个单元存储多个数 据。 。
19、0007 由于 FinFET(FinField-effecttransistor， 鳍式场效晶体管 ) 结构的发明， 引起 了将 FinFET 应用在存储领域的探索， 如 CN1751392A 公开了一种鳍式场效应晶体管存储单 元、 鳍式场效应晶体管存储单元配置及制造鳍式场效应晶体管存储单元的方法， 其将鳍式 场效应晶体管为基础的存储单元的电荷存储层配置在栅极区域与该栅极区域上的字线区 域间， 利用源极侧或漏极侧注入的方式进行对电荷存储层编程。 0008 再者， Sunyeong Lee， et al.Nonvolatile Memory Cell With T-Gate and I-shap。
20、ed FinFET Structure， IEEE TRANSACTIONS ON ELECTRON DEVICES， VOL.57， NO.8， AUGUST 2010， 也公开了一种利用 FinFET 结构形成的 4-bit 存储单元， 其通过构造 I 型有源 区及 T 型栅极， 实现了 4-bit 的存储单元。 发明内容 0009 本发明提供了一种 8-bit 半导体存储单元及形成方法、 存储单元阵列， 以实现存 储单元的 8-bit 存储， 并进一步提高存储单元的存储密度。 0010 本发明采用的技术手段如下 ： 一种 8-bit 半导体存储单元， 包括设置在半导体衬 底上的源极区和漏。
21、极区、 半导体鳍状物、 栅极区， 以及在所述有源区和栅极区之间的、 具有 电荷俘获层的电荷存储复合层， 其特征在于， 所述半导体存储单元包括一个源极区、 四个漏 极区、 四个栅极区、 四条带状半导体鳍状物以及八个电荷存储复合层 ； 0011 其中， 所述四个漏极在所述源极外侧对称设置， 且每个所述漏极与所述源极之间 设置有具有沟道区域的带状半导体鳍状物 ； 0012 所述四个栅极的每一个设置在每两个相邻的所述带状半导体鳍状物之间， 并且所 述栅极通过所述具有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟 道区接触。 0013 进一步， 所述栅极区成直角折弯状， 且所述直角折弯状栅极。
22、的两端通过所述电荷 存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触。 0014 进一步， 所述电荷存储复合层包括从所述半导体鳍状物沟道区侧至栅极区依次设 置的隧道氧化物层、 氮化物层和阻挡氧化物层。 0015 进一步， 所述电荷存储复合层包括从源极区至栅极依次设置的隧道氧化物层、 浮 栅层和阻挡氧化物层。 0016 进一步， 所述衬底为 P 型半导体衬底， 所述氮化物层由 Si3N4构成。 0017 进一步， 所述衬底为 P 型半导体衬底， 所述浮栅层由多晶硅构成。 0018 进一步， 所述存储单元还包括设置在半导体衬底上的场氧化层， 所述源极区和漏 极区、 半导体鳍状物、 栅极区， 以及。
23、电荷存储复合层设置于所述场氧化层之上。 说 明 书 CN 103094283 A 6 3/7 页 7 0019 进一步， 所述漏极区、 半导体鳍状物、 栅极区和电荷存储复合层外侧设置有氧化 层。 0020 本发明还提供了一种 8-bit 半导体存储单元的形成方法， 包括 ： 0021 提供半导体衬底， 并在所述半导体衬底上刻蚀形成四条半导体鳍状物 ； 其中， 所述 四条半导体鳍状物具有一个公共端区域， 且所述四条半导体鳍状物成带状， 并以所述公共 端区域为中心对称 ； 0022 氧化所述半导体鳍状物， 在所述半导体鳍状物上形成第一氧化层 ； 0023 在所述任两条相邻带状半导体鳍状物之间沉积多。
24、晶硅， 并刻蚀形成栅极区 ； 0024 氧化所述栅极区， 在所述栅极区上形成第二氧化层 ； 0025 在所述栅极区与其两侧相邻带状半导体鳍状物之间沉积形成电荷俘获层 ； 0026 对所述带状半导体鳍状物掺杂在所述公共端区形成源极区、 在所述带状半导体鳍 状物异于公共端区的一端形成漏极区， 并在所述源极区与漏极区之间形成沟道区。 0027 进一步， 所述形成四条半导体鳍状物的步骤包括 ： 0028 在所述衬底上形成图案化的硬掩膜， 所述图案化的硬掩膜呈十字型， 对称的设置 有四条带状区 ； 0029 以所述硬掩膜对所述衬底进行刻蚀， 形成具有公共端区且以所述公共端区域为中 心对称的四条带状半导体。
25、鳍状物 ； 0030 去除所述硬掩膜， 在衬底上形成包围所述四条带状半导体鳍状物的场氧化层。 0031 进一步， 所述场氧化层厚度小于所述半导体鳍状物厚度。 0032 进一步， 所述形成栅极的步骤包括 ： 0033 在场氧化层上、 且在所述任两条相邻带状半导体鳍状物之间沉积多晶硅 ； 0034 在所述多晶硅上形成图案化光刻胶， 并以图案化光刻胶为掩膜刻蚀所述多晶硅， 形成直角折弯状栅极区， 且所述栅极区折弯的两端成凹形， 所述凹形端包括突起部和中空 部， 并通过凹形栅极的突起部与所述栅极区两侧带状半导体鳍状物接触。 0035 进一步， 所述氧化栅极包括将所述凹形栅极的突起部完全氧化的步骤。 0。
26、036 进一步， 所述形成电荷俘获层的步骤包括在所述栅极区凹形端中空部沉积电荷俘 获层材料。 0037 进一步， 所述电荷俘获层材料为多晶硅或氮化物。 0038 进一步， 所述衬底为 P 型半导体衬底， 所述氮化物为 Si3N4。 0039 进一步， 通过离子注入掺杂所述带状半导体鳍状物的所述公共端区、 异于公共端 区的一端及上述两端之间的区域分别形成源极区、 形成漏极区及形成沟道区 0040 进一步， 在形成源极和漏极后， 还包括对所得到的半导体结构表面进行化学机械 抛光的步骤， 以及在化学机械抛光后在抛光面生成氧化层的步骤。 0041 本发明还提供了一种 8-bit 半导体存储单元阵列， 。
27、包括多个成横纵阵列排布的 8-bit 半导体存储单元、 多个位线及多个字线， 其特征在于， 半导体存储单元包括一个源极、 四个漏极、 四个栅极、 四条带状半导体鳍状物以及八个电荷存储复合层 ； 0042 其中， 所述四个漏极在所述源极外侧对称设置， 且每个所述漏极与所述源极之间 设置有具有沟道区域的带状半导体鳍状物 ； 0043 所述四个栅极的每一个设置在每两个相邻的所述带状半导体鳍状物之间， 并且所 说 明 书 CN 103094283 A 7 4/7 页 8 述栅极通过所述具有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟 道区接触 ； 0044 所述半导体存储单元， 第一漏极。
28、与第三漏极相对设置， 第二漏极与第四漏极相对 设置， 第一栅极与第三栅极相对设置， 第二栅极与第四栅极相对设置 ； 0045 每横列存储单元的第二漏极与该横列存储单元的第二漏极形成一个位线， 第四漏 极与该横列存储单元的第四漏极形成一个位线 ； 0046 每纵列存储单元的第一漏极与该纵列存储单元的第一漏极形成一个位线， 第三漏 极与该纵列存储单元的第三漏极形成一个位线 ； 0047 每纵列存储单元中第一和第三栅极形成一个字线， 且每纵列存储单元中第二和第 四栅极形成一个字线。 0048 本发明通过结构上的改变， 使在一个半导体存储单元中实现了 8-bit 存储， 且其 制造方法能与现有工艺相适。
29、应， 在不增加过多工艺成本的基础上实现了高密度存储。 附图说明 0049 图 1 为现有多晶硅浮栅存储单元结构示意图 ； 0050 图 2 为现有 1-bit SONOS 存储单元结构示意图 ； 0051 图 3 为本发明 8-bit 半导体存储单元结构俯视图 ； 0052 图 4 为本发明 8-bit 半导体存储单元形成方法流程图 ； 0053 图 5a 图 5g 为本发明 8-bit 半导体存储单元形成方法示意图 ； 0054 图 6 为本发明 8-bit 半导体存储单元阵列示意图。 具体实施方式 0055 为使本发明的目的、 技术方案及优点更加清楚明白， 以下参照附图并举实施例， 对 本。
30、发明作进一步详细说明。 0056 为了清楚描述本发明的结构及方法， 在此定义如下词汇含义 ： 0057 “相对” 是指两者以对称点中心对称，“相邻” 则是指两者相临近。 0058 本发明提供了一种 8-bit 存储单元， 包括设置在半导体衬底上的源极区和漏极 区、 半导体鳍状物、 栅极区， 以及在所述有源区和栅极之间的、 具有电荷俘获层的电荷存储 复合层。 0059 图3为本发明半导体存储单元的俯视图， 如图3所示的半导体存储单元， 包括一个 源极区 S、 四个漏极区 D1 D4、 四个栅极区 G1 G4、 四条带状半导体鳍状物 AA1 AA4 以 及八个电荷存储复合层 B1 B8。 0060。
31、 其中， 带状半导体鳍状物 AA1 AA4 共用一个源极区 S， 四个漏极区 D1 D4 设置 在带状半导体鳍状物 AA1 AA4 异于源极区 S 的一端， 且对称设置， 每个漏极区 D1 D4 与 源极区 S 之间形成有沟道区 ( 未示出 ) ； 0061 四个栅极区 G1 G4 均设置在每两个相邻的带状半导体鳍状物 AA1 AA4 之间， 并且栅极区 G1 G4 与其两侧半导体鳍状物 AA1 AA4 之间分别设置有具有电荷俘获层的 电荷存储复合层 B1 B8。 0062 栅极区 G1 G4 都成直角折弯状， 其折弯的两端与栅极区 G1 G4 两侧的半导体 说 明 书 CN 10309428。
32、3 A 8 5/7 页 9 鳍状物 AA1 AA4 通过具有电荷俘获层的电荷存储复合层 B1 B8 与半导体鳍状物 AA1 AA4 的沟道区接触。 0063 以栅极区 G1 为例进一步说明本发明的半导体存储单元结构。栅极区 G1 的一端 G1a 通过电荷俘获复合层 B1 与漏极区 D2 与源极区 S 及半导体鳍状物 AA2 形成的有源区相 接触， 并 G1a 对应的设置在该有源区的沟道区处， 栅极区 G1 的另一端 G1b 通过电荷存储复 合层 B8 与漏极区 D1 与源极区 S 及半导体鳍状物 AA1 形成的有源区相接触， 且 G1b 对应的 设置在该有源区的沟道区处。 0064 基于上述的。
33、构造， 栅极区 G1、 电荷存储复合层 B1 以及其对应的有源区构成了一个 完整的 1-bit 半导体存储单元结构， 等同于将以往在半导体衬底上层叠设置的 1-bit 半导 体存储单元结构放倒平置于半导体衬底上。同理， 栅极区 G1、 电荷存储复合层 B8 以及其对 应的有源区也构成了一个完整的 1-bit 半导体存储单元结构。 0065 进一步的， 栅极区 G2 G4 也分别都对应的构成了两个 1-bit 半导体存储单元结 构。 0066 所以， 本发明提供的该半导体存储结构， 通过巧妙的结构涉及和布局， 利用一个源 极区 S、 四个漏极区 D1 D4、 四个栅极区 G1 G4、 四条带状半。
34、导体鳍状物 AA1 AA4 以及 八个电荷存储复合层 B1 B8 便即构成了 8-bit 半导体存储器结构。 0067 作为优选的， 电荷存储复合层 B1 B8 可以包括从半导体鳍状物 AA1 AA4 沟道 区侧至栅极区 G1 G4 依次设置的隧道氧化物层、 氮化物层 ( 优选 Si3N4) 和阻挡氧化物 层， 进而形成的 ONO 结构的存储器 ； 亦可以包括从源极区至栅极依次设置的隧道氧化物层、 浮栅层 ( 优选的多晶硅 ) 和阻挡氧化物层， 进而形成的浮栅结构的存储器。 0068 本发明提供了上述8-bit半导体存储单元的制造方法， 其流程如图4所示， 包括步 骤 ： 0069 提供半导体。
35、衬底， 并在半导体衬底上刻蚀形成四条半导体鳍状物 ； 其中， 四条半 导体鳍状物具有一个公共端区域， 且四条半导体鳍状物成带状， 并以公共端区域为中心对 称 ； 0070 氧化半导体鳍状物， 在半导体鳍状物上形成第一氧化层 ； 0071 在任两条相邻带状半导体鳍状物之间沉积多晶硅， 并刻蚀形成栅极区 ； 0072 氧化栅极区， 在栅极区上形成第二氧化层 ； 0073 在栅极区与其两侧相邻带状半导体鳍状物之间沉积形成电荷俘获层 ； 0074 对带状半导体鳍状物掺杂在公共端区形成源极区、 在带状半导体鳍状物异于公共 端区的一端形成漏极区， 并在源极区与漏极区之间形成沟道区。 0075 参照图 5a。
36、 图 5g， 以下详细描述本发明 8-bit 半导体存储单元的制造方法流程。 0076 提供半导体衬底， 在半导体衬底 1 上形成图案化的硬掩膜， 图案化的硬掩膜呈十 字型， 对称设置有四条带状区 ； 0077 以硬掩膜对衬底进行刻蚀， 形成具有公共端区且以公共端区域为中心对称的四条 带状半导体鳍状物 a d， 如图 5a 所示 ； 0078 去除所述硬掩膜， 在衬底上形成包围所述四条带状半导体鳍状物的场氧化层 31， 场氧化层 31 的厚度小于半导体鳍状物厚度， 如图 5b 所示， 图 5b 为图 5a 所示结构形成场氧 化层 31 以后， 沿 A-A 方向的截面图 ； 说 明 书 CN 1。
37、03094283 A 9 6/7 页 10 0079 如图 5c 所示， 氧化半导体鳍状物 a d， 形成第一氧化层 ( 未示出 ) ； 在场氧化层 31 上的任两条相邻带状半导体鳍状物之间沉积多晶硅 32 ； 0080 如图 5d 所示， 在多晶硅 32 上形成图案化光刻胶 ( 未示出 )， 并以图案化光刻胶为 掩膜刻蚀多晶硅32， 形成四个直角折弯状栅极区G1G4， 其中， 栅极区折弯的两端成凹形， 以栅极区 G1 为例说明其具体形状， 图 5e 为图 5d 中栅极区 G1 的局部放大图， G1 折弯的两 凹形端 (33a、 33b) 包括突起部 (34a、 34b) 和中空部 (35a、。
38、 35b)， G1 的突起部 (34a、 34b) 与 栅极区 G1 两侧带状半导体鳍状物 a 和 b 接触。 0081 氧化栅极区 G1 G4 形成第二氧化层 36b， 并完全氧化凹形栅极的突起部， 如图 5f 所示 ； 0082 在栅极区 G1 G4 凹形端中空部沉积电荷俘获材料， 为清楚描述， 仍以局部放大 的栅极区 G1 为例进行描述， 如图 5g 所示 ： 在 G1 凹形端中空部沉积电荷俘获材料 36c， 这样 一来， 氧化半导体鳍状物时形成的第一氧化层 36a、 沉积的电荷俘获材料 36c 及氧化栅极区 形成的第二氧化层 36b 就堆叠成了的电荷存储复合层， 其中， 以第一氧化层 。
39、36a 为隧穿氧 化层， 第二氧化层 36b 为阻挡氧化层， 电荷俘获材料 36c 可通过选择多晶硅或氮化物 ( 如 Si3N4)， 进而形成浮栅结构或 SONOS 结构。 0083 通过离子注入掺杂所述带状半导体鳍状物的公共端区、 异于公共端区的一端及上 述两端之间的区域分别形成源极区 S、 形成漏极区 D1 D4 及在源极区 S 后漏极区 D1 D4 之间分别形成沟道 ； 0084 最后对所得到的半导体结构表面进行化学机械抛光， 以及在化学机械抛光后在抛 光面生成氧化层， 便得到如图 3 所示的本发明 8-bit 半导体存储单元结构。 0085 对于本领域技术人员所知晓的， 衬垫氧化层、 。
40、半导体鳍状物上的氧化层、 栅极区氧 化层和化学机械研磨后生成的氧化层除半导体鳍状物上的氧化层和栅极区氧化层的一部 分作为了隧穿氧化层和阻挡氧化层外， 其他的氧化层部分在本发明的 8-bit 半导体存储单 元结构上其表面氧化层的作用， 用于提高存储单元的表面击穿电压。 0086 进一步， 作为本发明中方法的一种具体实施例， 且只对核心工艺流程进行了记载， 对本领域技术人员熟知的必然执行的工艺过程并没有完全记录于本案 ； 再者， 其中各工艺 的描述只限于定性阐述， 对工艺数值不做限制， 本领域技术人员可根据具体条件和经验进 行选择， 此也应属于本发明方法保护的范围。 0087 本发明还提供了一种 。
41、8-bit 半导体存储单元阵列， 包括多个成横纵阵列排布的 8-bit 半导体存储单元、 多个位线及多个字线 ； 半导体存储单元包括一个源极、 四个漏极、 四个栅极、 四条带状半导体鳍状物以及八个电荷存储复合层 ； 0088 其中， 四个漏极在源极外侧对称设置， 且每个漏极与源极之间设置有具有沟道区 域的带状半导体鳍状物 ； 0089 四个栅极的每一个设置在每两个相邻的带状半导体鳍状物之间， 并且栅极通过具 有电荷俘获层的电荷存储复合层与该栅极两侧半导体鳍状物之间的沟道区接触 ； 0090 半导体存储单元， 第一漏极与第三漏极相对设置， 第二漏极与第四漏极相对设置， 第一栅极与第三栅极相对设置。
42、， 第二栅极与第四栅极相对设置 ； 0091 每横列存储单元的第二漏极与该横列存储单元的第二漏极形成一个位线， 第四漏 极与该横列存储单元的第四漏极形成一个位线 ； 说 明 书 CN 103094283 A 10 7/7 页 11 0092 每纵列存储单元的第一漏极与该纵列存储单元的第一漏极形成一个位线， 第三漏 极与该纵列存储单元的第三漏极形成一个位线 ； 0093 每纵列存储单元中第一和第三栅极形成一个字线， 且每纵列存储单元中第二和第 四栅极形成一个字线。 0094 如图 6 所示的 22 列阵， 对 8-bit 半导体存储单元阵列进行详细描述 ： 0095 存储单元与存储单元成横纵阵列。
43、排布 ； 0096 阵列中的每个存储单元， 定义左上角的栅极为第一栅极， 并顺时针依次定义第二、 第三、 第四栅极， 定义左边的漏极为第一漏极， 并顺时针依次定义第二、 第三、 第四漏极 ； 0097 共有四根字线 wi1 wi4， 8 根位线 bi1 bi8， 其中 ： 0098 字线 wi1 是由第一纵列存储单元的第一栅极和第三栅极 ( 与第一栅极中心对称 ) 连接而成的， 同理， 字线 wi3 是由第二纵列存储单元的第一栅极和第三栅极连接而成的 ； 0099 字线 wi2 是由第一纵列存储单元的第二栅极和第四栅极连接而成的， 同理字线 wi4 ； 0100 位线 bi1 是由第一纵列存储。
44、单元的第一漏极连接而成的， 位线 bi2 是由第一纵列 存储单元的第三漏极连接而成的， 同理， 位线bi3和bi4是由第二纵列存储单元的第一和第 三漏极连接而成的 ； 0101 位线 bi5 是由第一横列存储单元的第二漏极连接而成的， 位线 bi6 是由第一横列 存储单元的第四漏极连接而成， 同理， 位线 bi7 和 bi8 也类似设置。 0102 每个存储单元中的每个栅极分别与其相邻的两个有源区有两个存储位置， 以第二 行第二列第一栅极为例， 当选择位线bi7和字线wi3时， 可对其第二漏极与源极形成的有源 区和第一栅极之间的存储位置进行编程， 当选择位线bi3和字线wi3时， 可对其第一漏。
45、极与 源极形成的有源区和第一栅极之间的存储位置进行编程， 同理， 如此设置的位线和字线电 路结构可对存储列阵内的各个 8-bit 存储单元进行编程， 实现存储和擦除。 0103 以上所述仅为本发明的较佳实施例而已， 并不用以限制本发明， 凡在本发明的精 神和原则之内， 所做的任何修改、 等同替换、 改进等， 均应包含在本发明保护的范围之内。 说 明 书 CN 103094283 A 11 1/9 页 12 图 1 图 2 说 明 书 附 图 CN 103094283 A 12 2/9 页 13 图 3 说 明 书 附 图 CN 103094283 A 13 3/9 页 14 图 4 说 明 书 附 图 CN 103094283 A 14 4/9 页 15 图 5a 图 5b 说 明 书 附 图 CN 103094283 A 15 5/9 页 16 图 5c 说 明 书 附 图 CN 103094283 A 16 6/9 页 17 图 5d 说 明 书 附 图 CN 103094283 A 17 7/9 页 18 图 5e 说 明 书 附 图 CN 103094283 A 18 8/9 页 19 图 5f 图 5g 说 明 书 附 图 CN 103094283 A 19 9/9 页 20 图 6 说 明 书 附 图 CN 103094283 A 20 。