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1、10申请公布号CN104205344A43申请公布日20141210CN104205344A21申请号201380017760722申请日20130226201208109720120330JPH01L29/861200601H01L29/47200601H01L29/868200601H01L29/87220060171申请人三菱电机株式会社地址日本东京72发明人田中梨菜古川彰彦今泉昌之阿部雄次74专利代理机构中国国际贸易促进委员会专利商标事务所11038代理人金光华54发明名称半导体器件57摘要在使用了宽能带隙半导体的JBS二极管中，宽能带隙半导体的内置电位大，所以有时PN二极管部不易导通。
2、，由此有时无法充分确保浪涌电流抗性。为了解决这个问题，在宽能带隙JBS二极管中，在从肖特基电极离开了的部位形成PN二极管的PN结，另外在从肖特基电极离开了的部位将阱区域的宽度形成得较窄。30优先权数据85PCT国际申请进入国家阶段日2014092986PCT国际申请的申请数据PCT/JP2013/0010842013022687PCT国际申请的公布数据WO2013/145545JA2013100351INTCL权利要求书1页说明书9页附图10页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书9页附图10页10申请公布号CN104205344ACN104205344A1/1页。
3、21一种半导体器件，其特征在于，具备第1导电类型的宽能带隙半导体基板；第1导电类型的漂移层，形成于所述宽能带隙半导体基板的第1主面，并由宽能带隙半导体构成；多个第2导电类型的第1阱区域，在所述漂移层的表层部中，以规定的间隔相互邻接地形成；第2阱区域，在所述第1阱区域的所述半导体基板侧与所述第1阱区域邻接，以比所述第1阱区域低的第2导电类型杂质浓度、且比所述第1阱区域小的宽度来形成；肖特基电极，形成于所述漂移层以及所述第1杂质区域的表面上，与所述漂移层进行肖特基连接；以及欧姆电极，与所述半导体基板的所述第1主面的相反侧的第2主面相接地形成。2根据权利要求1所述的半导体器件，其特征在于，在半导体器。
4、件处于截止状态时，在所述第1阱区域中残留未耗尽化的区域。3根据权利要求1所述的半导体器件，其特征在于，在所述半导体器件处于截止状态时，所述第2阱区域全部耗尽化。4根据权利要求1至3中的任意一项所述的半导体器件，其特征在于，在半导体器件处于截止状态时，从相邻的第1阱区域延伸的耗尽层使所述第1阱区域间的与所述肖特基电极相接的所述漂移层的表层部全部耗尽化。5根据权利要求1至4中的任意一项所述的半导体器件，其特征在于，所述第2阱区域的宽度是所述第1阱区域的3/4以下的值。6根据权利要求1至4中的任意一项所述的半导体器件，其特征在于，在所述第2阱区域与所述半导体基板之间设置有所述漂移层。7根据权利要求1。
5、至4中的任意一项所述的半导体器件，其特征在于，在所述第2阱区域中，相比于与所述第1阱区域邻接的区域，在与所述半导体基板最接近的部位中第2导电类型杂质浓度更低。8根据权利要求1至4中的任意一项所述的半导体器件，其特征在于，在所述第2阱区域中，相比于与所述第1阱区域邻接的区域，在与所述半导体基板最接近的部位中宽度更窄。9根据权利要求1至4中的任意一项所述的半导体器件，其特征在于，在所述漂移层的表层部的与所述肖特基电极相接的位置，设置有第1导电类型杂质的浓度比所述漂移层高的高浓度漂移区域。10根据权利要求1至9中的任意一项所述的半导体器件，其特征在于，所述宽能带隙半导体基板是碳化硅半导体基板，所述宽。
6、能带隙半导体是碳化硅半导体。权利要求书CN104205344A1/9页3半导体器件技术领域0001本发明涉及作为功率用半导体器件的半导体器件的元件构造以及制造方法。背景技术0002作为功率用半导体器件的1种，已知将肖特基二极管和PN二极管并联而成的JBSJUNCTIONBARRIERSCHOTTKY，结势垒肖特基二极管或者MPSMERGEDPINSCHOTTKY，混合的PIN肖特基二极管以下称为JBS二极管。0003在使用了硅半导体的JBS二极管中，已知P型区域由低杂质浓度部P和覆盖上部的高杂质浓度部P构成的半导体器件例如，专利文献1。在专利文献1中，记载了可得到PN二极管部的少数载流子积蓄少。
7、且反向恢复时间短的JBS二极管。0004另外，在使用了碳化硅半导体的JBS二极管中，已知在肖特基二极管部与PN二极管部之间设置了绝缘区域的构造专利文献2等。在专利文献2中，记载了在使用了未设置绝缘区域的碳化硅半导体的JBS二极管中当导通ON时PN二极管不导通。0005专利文献1日本特开平7226521号公报2页3页、图30006专利文献2日本特开2009218236号公报3页6页、图1发明内容0007在专利文献1那样的硅半导体的JBS中，通过将开关动作时的响应性高的硅的肖特基二极管、和硅的PN二极管并联地组合，从而实现了响应性高、能够降低肖特基电极附近的电场、且可靠性高的开关动作，稳定状态的正。
8、向电流主要流过PN二极管。0008相对于此，在将专利文献1的构造应用于碳化硅半导体等宽能带隙WIDEBANDGAP半导体的情况下，PN二极管的内置电位变大到3V左右，所以如专利文献2中也记载那样，稳定状态的正向电流主要流过肖特基二极管。0009但是，在引用文献2那样的碳化硅JBS中，在肖特基二极管与PN二极管之间设置了绝缘区域，所以肖特基二极管的导通电流不会扩展至PN二极管的下部的N型区域，不会流过超过与肖特基二极管的面积对应的正向电流的电流。0010另外，在碳化硅JBS中，PN二极管不易成为导通，所以即使发生浪涌电流等也仅在肖特基二极管中流过浪涌电流，有时在肖特基二极管中流过过电流而半导体器。
9、件被破坏。0011本发明是为了解决上述那样的课题而完成的，其目的在于得到一种在使用了碳化硅等宽能带隙半导体的JBS二极管中导通电流高、并且PN二极管易于成为导通且浪涌抗性大的半导体器件。0012本发明的半导体器件具备第1导电类型的宽能带隙半导体基板；第1导电类型的漂移层，形成于所述宽能带隙半导体基板的第1主面，并由宽能带隙半导体构成；多个第2导电类型的第1阱区域，在所述漂移层的表层部中，以规定的间隔相互邻接地形成；第2阱区域，在所述第1阱区域的所述半导体基板侧与所述第1阱区域邻接，以比所述第1阱区域低的第2导电类型杂质浓度、且比所述第1阱区域小的宽度来形成；肖特基电极，形成说明书CN10420。
10、5344A2/9页4于所述漂移层以及所述第1杂质区域的表面上，与所述漂移层进行肖特基连接；以及欧姆电极，与所述半导体基板的所述第1主面的相反侧的第2主面相接地形成，其中，在半导体器件处于截止OFF状态时，从相邻的第1阱区域延伸的耗尽层使所述第1阱区域间的与所述肖特基电极相接的所述漂移层的表层部全部耗尽化，并且所述第1阱区域未完全耗尽化。0013根据本发明的半导体器件，在从肖特基电极离开了的部位形成了宽能带隙JBS二极管的PN二极管的PN结，另外在从肖特基电极离开了的部位将P型区域的宽度形成得较窄，所以能够以更低的偏置电压，使电流流过PN二极管，另外能够使在肖特基二极管中流过的电流增大。因此，即。
11、使在发生了浪涌电流的情况下，浪涌电流也易于流入到PN二极管，能够抑制在肖特基二极管中流过过电流，能够得到开关动作速度快且浪涌抗性大的半导体器件。附图说明0014图1是示意地示出本发明的实施方式1中的碳化硅半导体器件的截面示意图。0015图2是示意地示出本发明的实施方式1中的半导体器件的俯视图。0016图3是示意地示出本发明的实施方式1中的半导体器件的制造方法的截面示意图。0017图4是用于说明本发明的实施方式1中的半导体器件的动作的示意图。0018图5是用于说明本发明的实施方式1中的半导体器件的动作的电势分布图。0019图6是用于说明本发明的实施方式1中的半导体器件的动作的电势分布图。0020。
12、图7是用于说明本发明的实施方式1中的半导体器件的动作的电流比例图。0021图8是用于说明本发明的实施方式1中的半导体器件的动作的导通电流增加率图。0022图9是本发明的实施方式1中的半导体器件的导通电流特性图。0023图10是本发明的实施方式1中的半导体器件的截止电流特性图。0024图11是示意地示出本发明的实施方式1中的半导体器件的一个形态的俯视图。0025图12是示意地示出本发明的实施方式2中的碳化硅半导体器件的截面示意图。0026图13是本发明的实施方式2中的半导体器件的导通电流特性图。0027图14是本发明的实施方式2中的半导体器件的截止电流特性图。0028图15是示意地示出本发明的实。
13、施方式3中的碳化硅半导体器件的截面示意图。0029图16是本发明的实施方式3中的半导体器件的导通电流特性图。0030图17是本发明的实施方式3中的半导体器件的截止电流特性图。0031图18是示意地示出本发明的实施方式4中的碳化硅半导体器件的截面示意图。0032图19是示意地示出本发明的实施方式4中的碳化硅半导体器件的截面示意图。0033图20是示意地示出本发明的实施方式4中的碳化硅半导体器件的截面示意图。0034符号说明003510半导体基板；20漂移层；30第1阱区域；40第2阱区域；50肖特基电极；60欧姆电极；70终端构造；80高浓度漂移区域。说明书CN104205344A3/9页5具体。
14、实施方式0036实施方式10037首先，说明本发明的实施方式1中的半导体器件的结构。此处，设第1导电类型为N型，设第2导电类型为P型。0038图1是作为本实施方式的半导体器件的碳化硅JBS二极管的截面示意图。在图1中，在4H型碳化硅材料且低电阻N型的半导体基板10的第一主面上，形成有4H型碳化硅材料且N型的漂移层20。在漂移层20的表层部中，形成有以规定的宽度、规定的间隔相互邻接地形成了的多个P型的第1阱区域30。在第1阱区域30的下部半导体基板10侧，形成有P型杂质浓度比第1阱区域30低、且以比第1阱区域30的宽度小的宽度形成了的第2阱区域40。在第2阱区域40与半导体基板10之间，形成有N。
15、型的漂移层20。另外，在第1阱区域30和漂移层20的表面上，形成有肖特基电极50。另外，在半导体基板10的第1主面的相反侧的第2主面中，与半导体基板10相接地形成有欧姆电极60。而且，在位于肖特基电极50的周围的部位的漂移层20的表层部中，形成有P型的终端构造70。0039图2是从上面透过而观察了作为图1所示的本实施方式的半导体器件的碳化硅JBS二极管的俯视图。在图2中，在漂移层20的表面上，形成有肖特基电极50。在肖特基电极50的周围的漂移层20的表层部中，形成有终端构造70。在肖特基电极50的下部的漂移层20的表层部中，以规定的宽度、规定的间隔形成有多个从上面观察时呈长方形的第1阱区域30。
16、。在各第1阱区域30的下部半导体基板10侧，使中心与第1阱区域30一致地形成有宽度比第1阱区域30的宽度小的第2阱区域40。0040在图1以及图2所示的碳化硅JBS二极管中，半导体基板10是如下的4H型碳化硅半导体基板，即，该4H型碳化硅半导体基板是低电阻N型，且第1主面的面方位是0001面并具有4H的多类型，相对C轴方向倾斜了8以下。N型的碳化硅半导体的漂移层20含有11013CM311016CM3的浓度的氮而作为N型杂质，具有10100M程度的厚度。半导体基板10以及漂移层20的N型杂质是氮。0041P型的第1阱区域30含有11017CM311018CM3的浓度的AL而作为P型杂质，深度是。
17、0105M。P型的第2阱区域40包含作为P型杂质的AL，其宽度小于第1阱区域30的宽度，深度是056M。第2阱区域40的P型杂质的浓度比第1阱区域30的P型杂质的浓度小，例如小12位数。另外，终端构造70主要是P型的区域，关于形状，从截面形状是长方形、截面形状是离散的FLRFIELDLIMITINGRING，场限环等中适当选择即可，另外，其各个部分的浓度也适当地决定即可。设肖特基电极50为TI，设欧姆电极60为NI。0042接下来，使用图3的截面示意图，说明使用了作为本实施方式的半导体器件的碳化硅半导体的JBS二极管的制造方法。图3是用于说明使用了作为本实施方式的半导体器件的碳化硅半导体的JB。
18、S二极管的制造方法的截面示意图。0043首先，如图3A所示，在作为N型杂质而含有11018CM3程度或者其以上的浓度的氮的N型且低电阻的碳化硅的半导体基板10上，通过化学气相沉积CHEMICALVAPORDEPOSITIONCVD法，外延生长由N型的杂质浓度为11013CM311016CM3且15M的厚度的碳化硅构成的漂移层第一区域21。0044接下来，如图3B所示，通过在漂移层第一区域21的规定的位置离子注入第2导说明书CN104205344A4/9页6电类型杂质的AL，从而形成第2阱区域的第一区域41。0045接下来，如图3C所示，在漂移层第一区域21中形成了第2阱区域的第一区域41而得到。
19、的结构上，以与漂移层第一区域21相同的杂质种类、相同的杂质浓度，外延生长大致052M的厚度的漂移层第二区域22。0046接下来，如图3D所示，在漂移层第二区域22的与第2阱区域的第一区域41对应的平面上的位置，离子注入第2导电类型杂质的AL，从而形成与第1阱区域的第一区域41相连的第2阱区域的第二区域42。0047通过重复图3C、图3D所示的工序，形成规定的厚度的漂移层20和规定的深度的第2阱区域40。0048接下来，如图3E所示，在形成了第2阱区域40的器件的规定的位置，离子注入第2导电类型杂质的AL，从而形成第1阱区域30。0049接下来，离子注入第2导电类型杂质的AL来形成终端构造70，。
20、对离子注入了的杂质进行活性化退火。在15002200的温度范围、0560分钟的范围的时间等的条件下，进行活性化退火即可。0050接下来，在漂移层20等的表面，通过溅射法而形成肖特基电极50，在半导体基板10的背面第2主面侧通过溅射法而形成欧姆电极60，从而能够制造图1中示出截面那样的作为本实施方式的半导体器件的碳化硅JBS二极管。0051接下来，说明作为本实施方式的半导体器件的碳化硅JBS二极管的动作。0052作为本实施方式的半导体器件的碳化硅JBS二极管在导通时，从肖特基电极50朝向欧姆电极60流过电流，但在截止时，相对肖特基电极50的电位，欧姆电极60的电位更高，向N型的漂移层20、与P型。
21、的第1阱区域30或者第2阱区域40之间的PN结部施加反向偏置电压，从PN结部朝向N型的区域以及P型的区域分别形成耗尽层。0053如果对本实施方式的碳化硅JBS二极管施加了额定反向偏置电压，则在截止时，从第1阱区域30延伸的耗尽层使邻接的第1阱区域间的与肖特基电极50相接的漂移层20的表层部全部耗尽化，并且，第2阱区域在截面横向上从两侧被耗尽化，第2阱区域40整体完全地被耗尽化。0054另外，第1阱区域30具有浓度比第2阱区域40高的第2导电类型杂质，第1阱区域30的宽度也大于第2阱区域40的宽度，所以在截止时，也不会完全地被耗尽化，即残留未被耗尽化的区域。0055另一方面，在导通时，在PN二极。
22、管和肖特基二极管并联地连接了的JBS二极管内，在肖特基二极管的部分中主要流过电流。0056此处，使用图47，说明本实施方式的碳化硅JBS二极管的导通时的电流的流动和电势分布。0057图4是示出一般的碳化硅JBS二极管以及碳化硅PN二极管的截面构造的截面示意图，图4A是碳化硅JBS二极管的截面图，图4B是碳化硅PN二极管的二极管。0058在图4中，碳化硅JBS二极管相当于从本实施方式的碳化硅JBS二极管去掉第2阱区域40而得到的结构、即相当于第2阱区域40仍然是漂移层20的结构，碳化硅PN二极管相当于从图4的碳化硅JBS二极管进一步在整个面形成了第1阱区域30的结构。在图4的碳化硅JBS二极管、。
23、以及碳化硅PN二极管中，在半导体基板11、12上形成了N型的漂说明书CN104205344A5/9页7移层21、22。在漂移层21、22的表层部中，形成了P型的第1阱区域31、32。在第1阱区域31、32或者漂移层21的表面上，形成了肖特基电极51、52。另外，在半导体基板11、12的第1主面的相反侧的第2主面中，与半导体基板11、12相接地形成了欧姆电极61、62。在图4的碳化硅JBS二极管中，离散地形成了多个P型的第1阱区域31，在图4的碳化硅PN二极管中，在漂移层22的表层部的整个面中形成了P型的第1阱区域32。0059此处，考虑图4所示的当碳化硅JBS二极管的导通时在肖特基二极管部中流。
24、过的电流路径“A”和在PN二极管部中流过的电流路径“B”以及PN二极管的导通时的电流路径“C”。0060图5是对图4的电流路径“A”、“B”、“C”中的电势的分布进行数值计算而得到的结果，示出向阳极电极肖特基电极51、52与阴极电极欧姆电极61、62之间施加了0V的偏置电压时的电势的深度方向分布。此处，漂移层21、22的厚度是4M，设第1阱区域31的截面横向的宽度为2M，设多个第1阱区域31间的间隔为2M重复间距是4M。另外，第1阱区域31、32的厚度为08M。如果比较图5的电流路径“A”、“B”、“C”的电势分布，则有PN结的电流路径“B”、“C”的电流路径的电势分布成为大致相同的分布，与无。
25、PN结的电流路径“A”不同。在4H型的碳化硅半导体中，PN结的内置电位高达3V程度，另外肖特基电极51与漂移层21之间的肖特基势垒也大，所以在0V偏置下不流过电流。0061图6是对于向阳极电极肖特基电极51、52与阴极电极欧姆电极61、62之间施加了3V的偏置电压时的图4的电流路径“A”、“B”、“C”中的电势的分布进行数值计算而得到的结果，示出电势的深度方向分布。漂移层21、22的厚度、第1阱区域31的宽度等与图5相同。如果比较图6的电流路径“A”、“B”、“C”的电势分布，则在有PN结的电流路径“B”、“C”的电流路径的电势分布之间，也在电势分布中产生差。在图6中，在“A”的碳化硅JBS二。
26、极管的肖特基二极管部中，通过在正向上施加偏置而消除能量势垒，流过电流。另外，在“C”的碳化硅PN二极管单体中，能量势垒差也被大致消除，流过电流。但是，在“B”的碳化硅JBS二极管的PN二极管部中，N型区域的电势受到在所邻接的碳化硅JBS二极管的肖特基二极管部的电流路径“A”中流过的电流的影响，所以P型区域和N型区域的电势差不会像电流路径“C”那样缩小。因此，在3V程度的偏置电压施加下，PN结不导通而不流过电流。为了使PN结导通，需要施加更高的偏置电压。0062另一方面，根据作为本实施方式的半导体器件的碳化硅JBS二极管，如图1中示出其截面图那样，在第1阱区域30的下部设置了第2阱区域40，所以。
27、在从肖特基界面肖特基电极50和漂移层20的边界离开的位置形成了PN结部第2阱区域40的下端，因此能够使PN结部的电位接近图4B的碳化硅PN二极管的电位，能够减小PN结的P型区域和N型区域的电势差。因此，能够在更低的偏置电压的施加下使PN二极管导通。0063另外，通过将第2阱区域40的深度纵向的长度设为36M，能够得到大的效果。但是，虽然还依赖于漂移层20的厚度，但只要是05M以上，就起到效果。0064另外，在碳化硅JBS二极管中，如上所述，在导通电流之中在肖特基二极管部中流过的电流是支配性的，所以如果将第1阱区域30按照原样的宽度形成得较深，则肖特基二极管部的导通电流从肖特基界面肖特基电极50。
28、和漂移层20的边界向欧姆电极60扩展而流过与肖特基界面的面积相当的电流以上的电流的效果被抑制，导通电流减少。0065图7是表示在图4A中示出了其截面图的一般的碳化硅JBS二极管中，在第1阱说明书CN104205344A6/9页8区域31的正下方流过的电流之中的、从第1阱区域31的左右端部在规定的宽度的区域内流过的比例的图，横轴是相对整个第1阱区域31宽度的宽度的比例相当于从上面观察了的面积比例。在图7中，示出对第1阱区域31的宽度为4M、10M、30M的情况进行数值计算而得到的结果。0066根据图7可知在从第1阱区域31端相对第1阱区域31的全宽成为25的宽度的区域、即从上面观察了第1阱区域3。
29、1时的相对整个面积的从第1阱区域31端起的面积是25的区域中，流过在整个第1阱区域31下流过的电流的50以上的电流。即，在第1阱区域31的中央部的75的面积中，仅流过在整个第1阱区域31下流过的电流的50以下的电流，此处，导通电流密度低。0067另外，图8是示出如下情形的图在图1中示出其截面图的碳化硅JBS二极管中，相对第1阱区域30的宽度，使第2阱区域40的宽度占据的比例变化了时的元件的导通电阻、即元件的导通时的电阻如何变化。在图8中，横轴表示第2阱区域40的宽度相对第1阱区域30的宽度的比例，纵轴表示元件的导通电阻相对第2阱区域40的宽度为0即未形成有第2阱区域40的状态的元件的导通电阻的。
30、增大率，用虚线表示第1阱区域30的宽度是2M的情况，用实线表示第1阱区域30的宽度是4M的情况。0068如图8所示可知，随着第2阱区域40的宽度相对第1阱区域30的比例变大，导通电阻增大，但在比例超过大致75时，导通电阻的增大率相对比例的斜率变大。0069在JBS二极管中，导通电流以从肖特基电极50正下方朝向第1阱区域30、以及第2阱区域40的下部蔓延的方式流动，但其结果示出如下在第1阱区域30正下方，越靠近与无第1阱区域30的区域肖特基二极管部接近的第1阱区域30的截面横向的端部，导通电流的电流密度越高，该电流流过的区域是从第1阱区域30的端部起大致25的区域。0070根据图7以及图8的结果。
31、可知，通过使图1的构造的碳化硅JBS二极管的第2阱区域40的宽度小于第1阱区域30的宽度，能够减小导通电流的降低。另外，如专利文献2那样，相比于在肖特基二极管部与PN二极管部之间设置了绝缘膜的情况，能够增加导通电流。0071更优选为，将从图1A的构造的碳化硅JBS二极管的第1阱区域30的截面横向端部起25的宽度的部分作为从肖特基二极管扩展的电流路径而设为N型，即，将第2阱区域40的截面横向的宽度设为第1阱区域30的3/4以下，从而不会导致导通电流的大幅降低。0072接下来，示出对本实施方式的碳化硅JBS二极管的导通电流特性、截止电流特性进行数值计算而得到的结果。关于导通电流特性和截止电流特性，。
32、将以下设为条件来计算漂移层20是微分电阻率为10MCM2以下且耐压4KV以上，第1阱区域30是宽度为4M、深度为03M、杂质浓度为21018CM3，第2阱区域40是宽度为3M、深度为6M、杂质浓度为21016CM3。0073图9是比较图4A的构造的碳化硅JBS二极管以往构造、和本实施方式的碳化硅JBS二极管的导通电流特性而得到的图。在图9中，在本实施方式的碳化硅JBS二极管中，在偏置电压是7V附近以上时，相比于以往构造的电流密度，电流密度增加。0074图10是比较图4A的构造的碳化硅JBS二极管、和本实施方式的碳化硅JBS二极管的截止电流而得到的结果。在图10中，在本实施方式的碳化硅JBS二极。
33、管中，相比于说明书CN104205344A7/9页9以往构造，反向电流密度减少，击穿电压增加，截止时的耐压提高。0075在本实施方式的碳化硅JBS二极管中，被设定为第2阱区域40在截止时完全耗尽化，所以截止时的耐压不会像使包含比较高浓度的杂质的第1阱区域30按照原样变深时那样降低，改善了截止时的耐压。0076这样，在作为本实施方式的半导体器件的碳化硅JBS二极管中，在从肖特基电极离开了的部位形成了PN二极管的PN结，另外在从肖特基电极离开了的部位，将阱区域的宽度形成得较窄，所以能够通过PN二极管在低偏置电压下流过电流，能够使在肖特基二极管中流过的电流增大。因此，在发生了浪涌电流的情况下，浪涌电。
34、流也容易流过PN二极管，能够抑制在肖特基二极管中流过过电流，所以能够得到开关动作速度快、且进一步提高了被施加浪涌等大电流时的保护功能的半导体器件。0077另外，在作为本实施方式的半导体器件的碳化硅JBS二极管中，第2阱区域40在截止时完全耗尽化，所以截止时的耐压不会像使包含比较高浓度的杂质的第1阱区域30按照原样变深时那样降低。0078而且，在作为本实施方式的半导体器件的碳化硅JBS二极管中，在截止时第1阱区域30也不会完全耗尽化，所以耗尽层易于扩展到第1阱区域30间的漂移层20而能够确保耐压。0079另外，在本实施方式中，以使用了碳化硅半导体的半导体器件为例子进行了说明，但只要是使用了GAN。
35、、金刚石等宽能带隙半导体的半导体器件，就起到同样的效果。另外，关于碳化硅半导体，即使并非是4H型碳化硅半导体而是3C型等碳化硅半导体，也起到同样的效果。0080另外，关于本实施方式的碳化硅JBS二极管的平面构造，示出排列了图2的长方形形状的第1阱区域30、第2阱区域40的例子而进行了说明，但平面构造不限于此，也可以是如图11中示出其俯视图那样，纵横地排列正方形形状的第1阱区域30、第2阱区域40。在这样的情况下，针对俯视图中的纵向和横向这两个方向，规定了宽度。0081这样，平面构造不限于图2所示的例子，也可以是从上面观察时呈多边形或圆形的形状。0082而且，作为N型杂质、P型杂质的例子，举出了。
36、氮、铝的例子，但杂质也可以是其他杂质，N型杂质也可以是磷，P型杂质也可以是硼。0083另外，作为肖特基电极50示出TI、作为欧姆电极60示出NI的例子而进行了说明，但作为肖特基电极50、欧姆电极60的材料，不限于此，只要是肖特基电极50，则从与N型的漂移层20进行肖特基连接的MO、NI等中适当选择即可。另外，如果是欧姆电极60，则只要是与N型的半导体基板10进行欧姆连接的金属，则也可以是其他金属。0084另外，在本实施方式的半导体器件的制造工序中，重复实施图3C和图3D的工序等而进行了说明，但这些工序根据第2阱区域40的深度厚度进行即可，例如也可以不进行图3C和图3D的工序。0085另外，在上。
37、述中，说明了在截止时从第1阱区域30延伸的耗尽层使邻接的第1阱区域之间的与肖特基电极50相接的漂移层20的表层部肖特基界面全部耗尽化的例子，但在耐压不高的半导体器件中，在截止时肖特基界面无需完全耗尽化，也可以在截止时使肖特基界面不完全耗尽化。说明书CN104205344A8/9页100086而且，在上述中，说明了在截止时第2阱区域40完全耗尽化的例子，但在耐压不高的半导体器件中，在截止时第2阱区域40无需完全耗尽化，也可以在截止时使第2阱区域40不完全耗尽化。0087实施方式20088图12是作为本实施方式的半导体器件的碳化硅JBS二极管的截面示意图。在图12中，相对于实施方式1的第2阱区域4。
38、0的杂质浓度为恒定的情形，第2阱区域44在纵向上具有3个阶段的杂质浓度等级的区域。在第2阱区域44中，关于杂质浓度以深度越深越是成为低浓度的方式，形成了第2阱区域44。即，在第2阱区域44中，相比于与第1阱区域30邻接的区域，在与半导体基板10最接近的部位中P型杂质浓度更低。关于其他点，与实施方式1相同，所以省略详细的说明。在以下的动作说明中，说明如下例子第1阱区域30的杂质浓度是21018CM3，第2阱区域44的杂质浓度从浅的一方起依次是21018CM3、21017CM3、21016CM3，3个区域从浅的一方起依次是44A、44B、44C的厚度分别被设定为2M。此处，第2阱区域44的平均杂质。
39、浓度低于第1阱区域30的杂质浓度。0089在实施方式1的图3中所说明的方法中，通过改变各级的离子注入浓度，从而能够制造图12的碳化硅JBS二极管。0090图13是比较图4A的构造的碳化硅JBS二极管、图1的实施方式1的碳化硅JBS二极管、以及本实施方式的碳化硅JBS二极管的导通电流而得到的结果。在图13中，在本实施方式的碳化硅JBS二极管中，在偏置电压是7V附近以上时，电流密度相比于以往构造的电流密度而增加，另外即使与实施方式1的碳化硅JBS二极管相比，导通电流也增加。0091另外，图14是比较图4A的构造的碳化硅JBS二极管、图1的实施方式1的碳化硅JBS二极管、以及本实施方式的碳化硅JBS。
40、二极管的截止电流而得到的结果。在图14中，在本实施方式的碳化硅JBS二极管中，相比于以往构造，反向电流密度减少，击穿电压增加，截止时的耐压提高。而且，在本实施方式的碳化硅JBS二极管中，即使与实施方式1的碳化硅JBS二极管相比，截止时的反向电流密度也减少。0092这样，根据作为本实施方式的半导体器件的碳化硅JBS二极管，相比于实施方式1的半导体器件，能够进一步提高导通电流，能够提高截止特性。0093实施方式30094图15是作为本实施方式的半导体器件的碳化硅JBS二极管的截面示意图。在图12中，相对于实施方式1的第2阱区域40的宽度为恒定的情形，第2阱区域45在纵向上具有2个阶段的宽度。在第2。
41、阱区域45中，以深度越深使宽度越小的方式，形成了第2阱区域45。即，在第2阱区域44中，相比于与第1阱区域30邻接的区域，在与半导体基板10最接近的部位中宽度更窄。关于其他点，与实施方式1相同，所以省略详细的说明。在以下的动作说明中，说明了如下例子第1阱区域30的杂质浓度是21018CM3，第2阱区域44的宽度从浅的一方起依次是3M、15M，2个区域从浅的一方起依次是45A、45B的厚度分别被设定为3M。0095在实施方式1的图3中所说明的方法中，通过改变离子注入时的注入掩模的开口宽度，从而能够制造图15的碳化硅JBS二极管。0096图16是比较图4A的构造的碳化硅JBS二极管、图1的实施方式。
42、1的碳化硅JBS二极管、以及本实施方式的碳化硅JBS二极管的导通电流而得到的结果。在图16中，在本说明书CN104205344A109/9页11实施方式的碳化硅JBS二极管中，在偏置电压是7V附近以上时，电流密度相比于以往构造的电流密度而增加，另外具有与实施方式1的碳化硅JBS二极管同等或者其以上的导通电流特性。0097另外，图17是比较图4A的构造的碳化硅JBS二极管、图1的实施方式1的碳化硅JBS二极管、以及本实施方式的碳化硅JBS二极管的截止电流而得到的结果。在图17中，在本实施方式的碳化硅JBS二极管中，相比于以往构造，反向电流密度减少，击穿电压增加，截止时的耐压提高。而且，在本实施方。
43、式的碳化硅JBS二极管中，即使与实施方式1的碳化硅JBS二极管相比，截止时的反向电流密度也减少。0098这样，根据作为本实施方式的半导体器件的碳化硅JBS二极管，在从肖特基电极离开了的部位中将阱区域的宽度形成得更窄，所以能够进一步提高导通电流特性。0099实施方式40100图18是作为本实施方式的半导体器件的碳化硅JBS二极管的截面示意图。在图18中，相对于使实施方式1的N型漂移层20的杂质浓度成为均匀的情形，在漂移层20的表层部中漂移层20与肖特基电极50相接的区域中形成了N型的杂质浓度比漂移层20高的N型的高浓度漂移区域80。高浓度漂移区域80形成为比第2阱区域40更浅。关于其他点，与在实。
44、施方式1中说明了的碳化硅JBS二极管相同，所以省略详细的说明。0101在实施方式1的图3中所说明的方法中，在刚刚形成了最终的漂移层20外延层之后、或者在形成了第1阱区域30之后，在漂移层20表层部之中的、之后与肖特基电极50连接的区域中，通过离子注入法等而形成N型杂质浓度比漂移层20高的N型的高浓度漂移区域80，从而能够制造图18所示的碳化硅JBS二极管。0102另外，也可以如图19中示出其截面示意图那样，在漂移层20的上部整个区域中形成高浓度漂移区域80。在该情况下，也可以并非通过离子注入法而是通过向漂移层20上的外延生长法来形成高浓度漂移区域80。0103另外，也可以如图20中示出其截面示。
45、意图那样，仅在未形成第1阱区域30的区域的一部分中，形成高浓度漂移区域80。0104在本实施方式的碳化硅JBS二极管中，对于成为导通电流的电流路径的肖特基电极50正下方的区域，提高了高浓度漂移区域80的N型杂质浓度，所以能够降低导通电阻。而且，在漂移层20表层部中，比第2阱区域40更浅地形成了高浓度漂移区域80，所以能够避免第2阱区域40底面成为高电场，能够防止耐压大幅变差。0105另外，在实施方式14中，将第1导电类型设为N型、将第2导电类型设为P型而进行了说明，但不限于此，即使将第1导电类型设为P型、将第2导电类型设为N型，也起到同样的效果。0106另外，在实施方式14中，记载为耗尽化是指。
46、，以使耗尽化的方式设计了电压和杂质浓度的关系。说明书CN104205344A111/10页12图1图2说明书附图CN104205344A122/10页13图3说明书附图CN104205344A133/10页14图4图5说明书附图CN104205344A144/10页15图6图7说明书附图CN104205344A155/10页16图8图9说明书附图CN104205344A166/10页17图10图11说明书附图CN104205344A177/10页18图12图13说明书附图CN104205344A188/10页19图14图15说明书附图CN104205344A199/10页20图16图17说明书附图CN104205344A2010/10页21图18图19图20说明书附图CN104205344A21。