移位寄存器和显示装置.pdf

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1、(10)申请公布号 CN 104246897 A (43)申请公布日 2014.12.24 CN 104246897 A (21)申请号 201280072674.1 (22)申请日 2012.04.25 G11C 19/28(2006.01) G09G 3/20(2006.01) G09G 3/30(2006.01) G11C 19/00(2006.01) (71)申请人 松下电器产业株式会社 地址 日本大阪府 (72)发明人 松井雅史 柘植仁志 (74)专利代理机构 北京市中咨律师事务所 11247 代理人 徐健 段承恩 (54) 发明名称 移位寄存器和显示装置 (57) 摘要 本发明提供。

2、一种移位寄存器和显示装置。移 位寄存器 (60) 是多级地连接多个单位电路 (61、 62、) 而构成的， 所述单位电路包括逻辑电路 (61a、 62a、)、 第 1 输出单元 (61b、 62b、) 以 及第 2 输出单元 (61c、 62c、)。第 1 输出单元 是用于输出驱动信号的缓冲放大器， 具备输出第 1 电压 ( 时钟信号 CLK) 的第 1 晶体管 (80) 和输 出比第 1 电压低的第 2 电压 ( 基准电压 VSS2) 的 第 2 晶体管 (81)。第 2 输出单元是用于向下一级 的单位电路输出信号的缓冲放大器， 具备输出第 3 电压 ( 时钟信号 CLK) 的第 3 晶体管。

3、 (83) 和输 出比第 3 电压低的第 4 电压 ( 基准电压 VSS1) 的 第 4 晶体管 (84)。第 2 电压 ( 基准电压 VSS2) 设 定为比第 4 电压 ( 基准电压 VSS1) 高的电位。 (85)PCT国际申请进入国家阶段日 2014.10.24 (86)PCT国际申请的申请数据 PCT/JP2012/002824 2012.04.25 (87)PCT国际申请的公布数据 WO2013/160941 JA 2013.10.31 (51)Int.Cl. 权利要求书 1 页 说明书 11 页 附图 9 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1。

4、页 说明书11页 附图9页 (10)申请公布号 CN 104246897 A CN 104246897 A 1/1 页 2 1. 一种移位寄存器， 通过多级地连接单位电路而构成， 所述单位电路具备第 1 输出单 元、 第 2 输出单元以及逻辑电路， 所述第 1 输出单元具备用于输出驱动信号的驱动用输出端子、 用于将第 1 电压供给至 所述驱动用输出端子的第 1 晶体管以及用于将低于所述第 1 电压的第 2 电压供给至所述驱 动用输出端子的第 2 晶体管， 所述第 2 输出单元具备用于向下一级的单位电路输出信号的下一级用输出端子、 用于 将第 3 电压供给至所述下一级用输出端子的第 3 晶体管以。

5、及用于将低于所述第 3 电压的第 4 电压供给至所述下一级用输出端子的第 4 晶体管， 所述逻辑电路具备第 1 信号生成单元和第 2 信号生成单元， 所述第 1 信号生成单元根 据从前一级的单位电路输入的信号来生成用于切换所述第1晶体管和所述第3晶体管的导 通和非导通的第 1 信号， 所述第 2 信号生成单元生成用于切换所述第 2 晶体管和所述第 4 晶体管的导通和非导通的第 2 信号， 所述第 1 晶体管和所述第 2 晶体管的电流提供能力比所述第 3 晶体管和所述第 4 晶体 管的电流提供能力强， 所述第 2 电压设定为比所述第 4 电压高的电位。 2. 根据权利要求 1 所述的移位寄存器，。

6、 所述逻辑电路与用于生成所述第 1 信号和所述第 2 信号的高电压源和低电压源连接， 所述第 4 电压设定为与所述低电压源的输出电压相同的电位。 3. 根据权利要求 1 或 2 所述的移位寄存器， 所述第 1 晶体管具有被输入所述第 1 信号的控制端子、 第 1 输出端子以及与所述驱动 用输出端子连接的第 2 输出端子， 所述第 1 输出端子与取得作为所述第 1 电压的高电平、 和作为比所述第 1 电压低的电 压的低电平的时钟信号的信号源连接， 所述逻辑电路至少在所述时钟信号即将从高电平变成低电平之前开始的预定期间中， 将所述控制端子和所述第 1 信号生成单元电切断。 4. 根据权利要求 3 。

7、所述的移位寄存器， 还具备连接在所述第 1 晶体管的所述控制端子与所述第 2 输出端子之间的电容器， 在所述时钟信号成为了低电平时， 所述控制端子的电位从所述第 4 电压变化成比所述 第 4 电压低的电压。 5. 根据权利要求 3 所述的移位寄存器， 所述低电平是与所述第 4 电压相同的电位。 6. 一种显示装置， 具备 ： 权利要求 1 3 中的任一项所述的移位寄存器 ； 多条扫描线， 其用于传送从所述移位寄存器输出的多个驱动信号 ； 多条信号线， 其配置成与所述多条扫描线交叉， 用于传送图像信号 ； 以及 包括多个像素电路的显示单元， 其配置在所述多条扫描线与所述多条信号线的每个交 叉处，。

8、 在所述驱动信号的控制下进行与所述图像信号对应的发光。 权 利 要 求 书 CN 104246897 A 2 1/11 页 3 移位寄存器和显示装置 技术领域 0001 本发明涉及移位寄存器和具备该移位寄存器来作为扫描线驱动电路的显示装置。 背景技术 0002 移位寄存器作为有机电致发光 (EL) 显示装置等显示装置中的扫描线驱动电路来 使用。 在这种移位寄存器中， 作为输出级， 为了驱动扫描线而使用电流提供能力强的缓冲放 大器， 并要求抑制缓冲放大器中的贯通电流。一般来说， 串联连接两个以排他 ( 互斥 ) 的方 式成为导通状态的晶体管而构成缓冲放大器。在此， 贯通电流是指在截止 ( 非导通。

9、 ) 状态 的晶体管中流动的泄漏电流。通过抑制贯通电流， 能够抑制浪费的功耗。 0003 最近， 从制造成本的观点来看， 移位寄存器一般由单一类型的晶体管(例如n型晶 体管 ) 构成。在这种移位寄存器中， 与由 CMOS 构成的情况相比， 由于容易流过贯通电流， 所 以更强烈地要求抑制贯通电流 ( 也即是功耗 )。 0004 作为应对这种要求的现有的移位寄存器， 提出了各种技术 ( 例如参照专利文献 1)。在专利文献 1 中， 如图 13 所示， 在各级的单位电路中， 作为输出级， 设置有并联连接的 两个缓冲放大器。一个缓冲放大器向对应的扫描线输出驱动信号， 另一个缓冲放大器向下 一级单位电路。

10、输出信号。 这样， 通过将单位电路中的输出级分离至两个缓冲放大器， 谋求抑 制由输出到负载 ( 具有寄生电容的扫描线 ) 的驱动信号变钝而导致的贯通电流。 0005 在先技术文献 0006 专利文献 1 ： 国际公开第 2009/028716 号公报 发明内容 0007 发明要解决的问题 0008 然而， 在记载于专利文献 1 的技术中， 由于贯通电流的抑制不充分， 因此依然具有 功耗大的问题。 0009 因此， 本发明是鉴于这种状况而做出的， 其目的在于提供一种进一步减小功耗的 移位寄存器和显示装置。 0010 用于解决问题的手段 0011 为了达成上述目的， 本发明涉及的移位寄存器是多级地。

11、连接单位电路而构成的移 位寄存器， 所述单位电路具备第 1 输出单元、 第 2 输出单元以及逻辑电路， 所述第 1 输出单 元具备用于输出驱动信号的驱动用输出端子、 用于将第 1 电压供给至所述驱动用输出端子 的第 1 晶体管以及用于将低于所述第 1 电压的第 2 电压供给至所述驱动用输出端子的第 2 晶体管， 所述第 2 输出单元具备用于向下一级的单位电路输出信号的下一级用输出端子、 用于将第 3 电压供给至所述下一级用输出端子的第 3 晶体管以及用于将低于所述第 3 电压 的第 4 电压供给至所述下一级用输出端子的第 4 晶体管， 所述逻辑电路具备第 1 信号生成 单元和第 2 信号生成单。

12、元， 所述第 1 信号生成单元根据从前一级的单位电路输入的信号来 生成用于切换所述第 1 晶体管和所述第 3 晶体管的导通和非导通的第 1 信号， 所述第 2 信 说 明 书 CN 104246897 A 3 2/11 页 4 号生成单元生成用于切换所述第 2 晶体管和所述第 4 晶体管的导通和非导通的第 2 信号， 所述第 1 晶体管和所述第 2 晶体管的电流提供能力比所述第 3 晶体管和所述第 4 晶体管的 电流提供能力强， 所述第 2 电压设定为比所述第 4 电压高的电位。 0012 此外， 本发明也可以作为显示装置来实现， 所述显示装置具备上述移位寄存器来 作为扫描线驱动电路。 001。

13、3 发明的效果 0014 通过本发明涉及的移位寄存器和显示装置， 与以往相比能减小功耗。 附图说明 0015 图 1 是表示本发明实施方式中的显示装置的结构的框图。 0016 图 2 是表示图 1 中的扫描线驱动电路与显示单元的连接关系的图。 0017 图 3 是表示图 2 所示的扫描线驱动电路具有的移位寄存器的电路图。 0018 图 4 是表示构成图 3 所示移位寄存器的各单位电路的第 1 输出单元和第 2 输出单 元的详细结构的电路图。 0019 图 5 是表示具备图 4 所示电路的移位寄存器的效果的曲线图。 0020 图 6 是表示变形例涉及的构成各单位电路的第 1 输出单元和第 2 输。

14、出单元的详细 结构的电路图。 0021 图 7 是表示具备图 6 所示电路的移位寄存器的效果的曲线图。 0022 图 8 是构成图 3 所示移位寄存器的各单位电路的详细的电路图。 0023 图 9 是表示图 8 所示第 1 单位电路的工作的定时图。 0024 图 10 是着眼于第 1 输出单元的第 1 单位电路的功能电路图。 0025 图 11 是表示图 10 所示第 1 单位电路的工作的定时图。 0026 图 12 是本发明涉及的显示装置的外观图。 0027 图 13 是构成现有的移位寄存器的单位电路的电路图。 0028 标号说明 0029 10 显示装置 0030 20 控制电路 0031。

15、 30 显示单元 0032 31 像素电路 0033 32 34 开关晶体管 0034 35 驱动晶体管 0035 36 有机 EL 元件 0036 37、 82、 85、 96 98 电容器 0037 40 信号线驱动电路 0038 41 信号线 0039 50 扫描线驱动电路 0040 51、 51a、 51b、 51c 扫描线 0041 60 移位寄存器 0042 61 63 单位电路 说 明 书 CN 104246897 A 4 3/11 页 5 0043 61a、 62a、 63a 逻辑电路 0044 61b、 62b、 63b 第 1 输出单元 0045 61c、 62c、 63c。

16、 第 2 输出单元 0046 80 第 1 晶体管 0047 81 第 2 晶体管 0048 83 第 3 晶体管 0049 84 第 4 晶体管 0050 86 驱动用输出端子 0051 87 下一级用输出端子 0052 91、 92、 93a 93d、 94a、 94b、 95a、 95b 晶体管 0053 93 第 1 信号生成单元 0054 94 第 2 信号生成单元 具体实施方式 0055 ( 成为本发明的基础的见解 ) 0056 本发明的发明人发现了在 “背景技术” 这一栏中记载的专利文献 1 的技术会产生 以下问题。 0057 伴随着显示装置的技术进化， 近年来， 例如可以看到以。

17、新颖地使用了氧化物作为 半导体层的晶体管来构成移位寄存器的情况， 但一般来说， 这种新颖的晶体管存在具有耗 尽 (depression) 特性的倾向。在具有这种特性的晶体管中， 即使输入 0V 来作为栅极、 源极 间电压， 也不能完全成为截止状态， 会有电流流动。 另外， 一般来说， 在驱动缓冲放大器的情 况下， 构成该驱动缓冲放大器的晶体管的截止工作通过将栅极、 源极间电压设定为 0V 来实 现。因此， 在专利文献 1 的技术中， 在用这种具有耗尽特性的晶体管来构成移位寄存器的情 况下， 由于不能通过将栅极、 源极间电压设定为 0V 来实现截止状态， 因此存在无法充分抑 制贯通电流的问题。 。

18、0058 另外， 伴随着显示面板的大画面化， 对构成缓冲放大器的晶体管要求有更强的电 流提供能力而尺寸变大。因此， 贯通电流也变大， 对功耗的影响变大。 0059 因此， 为了解决这种问题， 本发明涉及的移位寄存器是多级地连接单位电路而构 成的移位寄存器， 所述单位电路具备第 1 输出单元、 第 2 输出单元以及逻辑电路， 所述第 1 输出单元具备用于输出驱动信号的驱动用输出端子、 用于将第 1 电压供给至所述驱动用输 出端子的第 1 晶体管以及用于将低于所述第 1 电压的第 2 电压供给至所述驱动用输出端子 的第 2 晶体管， 所述第 2 输出单元具备用于向下一级的单位电路输出信号的下一级用。

19、输出 端子、 用于将第3电压供给至所述下一级用输出端子的第3晶体管以及用于将低于所述第3 电压的第 4 电压供给至所述下一级用输出端子的第 4 晶体管， 所述逻辑电路具备第 1 信号 生成单元和第 2 信号生成单元， 所述第 1 信号生成单元根据从前一级的单位电路输入的信 号来生成用于切换所述第 1 晶体管和所述第 3 晶体管的导通和非导通的第 1 信号， 所述第 2 信号生成单元生成用于切换所述第 2 晶体管和所述第 4 晶体管的导通和非导通的第 2 信 号， 所述第 1 晶体管和所述第 2 晶体管的电流提供能力比所述第 3 晶体管和所述第 4 晶体 管的电流提供能力强， 所述第 2 电压设。

20、定为比所述第 4 电压高的电位。 说 明 书 CN 104246897 A 5 4/11 页 6 0060 由此， 驱动更大负载的第1输出单元具有比第2输出单元强的电流提供能力， 并且 在贯通电流容易变大的第 1 输出单元中， 与第 2 输出单元相比， 为了使第 2 晶体管截止而输 入的栅极、 源极间电压 Vgs 成为更处于反向偏压方向的电压。因此， 即使是在用具有耗尽特 性的 n 型晶体管来构成移位寄存器的情况下， 也能抑制第 2 晶体管截止时在第 2 晶体管中 流动的贯通电流。 0061 在此， 所述逻辑电路也可以与用于生成所述第 1 信号和所述第 2 信号的高电压源 和低电压源连接， 所。

21、述第 4 电压也可以设定为与所述低电压源的输出电压相同的电位。 0062 由此， 在对第 2 晶体管输入了使第 2 晶体管为非导通的第 2 信号的情况下， 第 2 晶 体管的栅极、 源极间电压 Vgs 成为负， 能可靠地抑制贯通电流。 0063 另外， 所述第 1 晶体管也可以具有被输入所述第 1 信号的控制端子、 第 1 输出端子 以及与所述驱动用输出端子连接的第 2 输出端子， 所述第 1 输出端子也可以与取得作为所 述第1电压的高电平、 和作为比所述第1电压低的电压的低电平的时钟信号的信号源连接， 所述逻辑电路也可以至少在所述时钟信号即将从高电平变成低电平之前开始的预定期间 中， 将所述。

22、控制端子和所述第 1 信号生成单元电切断。更具体而言， 也可以还具备连接在所 述第 1 晶体管的所述控制端子与所述第 2 输出端子之间的电容器， 在所述时钟信号成为了 低电平时， 所述控制端子的电位从所述第 4 电压变化成比所述第 4 电压低的电压。 0064 由此， 在从施加到第 1 晶体管的时钟信号即将成为低电平之前开始的预定期间 中， 电切断第 1 信号生成单元和第 1 晶体管的栅极。因此， 在通过第 1 晶体管的时钟信号下 降时， 其电平变化经由电容器而从第 1 晶体管的第 2 输出端子传递至控制端子， 第 1 晶体管 的控制端子的电位下降。其结果， 第 1 晶体管的栅极相对于源极成为。

23、更处于反向偏压方向 的电位， 也能抑制第 1 晶体管的贯通电流。 0065 另外， 所述低电平也可以是与所述第 4 电压相同的电位。 0066 由此， 在时钟信号为低电平时， 由于串联连接的第1晶体管和第2晶体管的两端的 电位相等， 所以不流动贯通电流。 0067 此外， 本发明不仅能够作为这种移位寄存器而实现， 也可以作为具备这种移位寄 存器作为扫描线驱动电路的显示装置而实现。另外， 这些所有的或者具体的实施方式既可 以用多个电路来实现， 也可以用一枚芯片的集成电路来实现。 0068 ( 实施方式 ) 0069 以下， 参照附图来具体说明本发明的一种方式涉及的移位寄存器和显示装置。此 外， 。

24、以下说明的实施方式均为示出本发明的一个具体例的实施方式。在以下的实施方式中 所示的数值、 形状、 材料、 构成要素、 构成要素的配置位置以及连接形态、 步骤、 步骤的顺序 等均是一个例子， 并没有限定本发明的意图。 在以下的实施方式的构成要素中， 对于表示本 发明的最上位概念的独立权利要求中没有记载的构成要素， 作为构成更优选方式的任意的 构成要素来加以说明。 0070 图 1 是表示本发明实施方式中的显示装置 10 的结构的框图。 0071 该显示装置10是显示从外部输入的图像信号的有机EL显示器， 具备控制电路20、 显示单元 30、 信号线驱动电路 40 以及扫描线驱动电路 50。 00。

25、72 控制电路 20 将从外部输入的图像信号分离成同步信号和像素信号， 并将分离的 同步信号和像素信号分别输出给扫描线驱动电路 50 和信号线驱动电路 40。 说 明 书 CN 104246897 A 6 5/11 页 7 0073 显示单元 30 是呈二维状配置像素电路而构成的显示面板。 0074 信号线驱动电路 40 经由在列方向上走线的多条信号线 41， 将从控制电路 20 输入 的像素信号供给至显示单元 30。 0075 扫描线驱动电路50通过用内置的移位寄存器对从控制电路20输入的同步信号进 行移位来生成扫描线用驱动信号， 并经由在行方向上走线的多条扫描线 51 将所生成的驱 动信号。

26、供给至显示单元 30。 0076 图 2 是表示图 1 中的扫描线驱动电路 50 与显示单元 30 的连接关系的图。 0077 扫描线驱动电路 50 由将驱动信号输出给扫描线 51(Scan 信号用扫描线 51a、 51b、 51c、) 的移位寄存器 60 构成。 0078 由逻辑电路 (61a、 62a、 63a、)、 第 1 输出单元 (61b、 62b、 63b、) 以及第 2 输 出单元 (61c、 62c、 63c、) 构成的多个单位电路 ( 第 1 单位电路 61、 第 2 单位电路 62、 第 3 单位电路 63、) 以多级 ( 串联 ) 的方式连接而构成移位寄存器 60。 00。

27、79 在构成移位寄存器 60 的单位电路的每一个中， 第 1 输出单元 (61b 等 ) 和第 2 输 出单元 (61c 等 ) 均将从逻辑电路 (61a 等 ) 输出的两个控制信号作为输入而输出驱动信 号。第 1 输出单元 (61b 等 ) 是用于输出驱动信号的缓冲放大器， 所述驱动信号用于驱动扫 描线51(51a51c)， 另一方面， 第2输出单元(61c等)是用于向下一级的单位电路输出信 号 ( 移出信号 ) 的缓冲放大器。 0080 如图2所示， 构成显示单元30的每个像素电路31具备开关晶体管32、 驱动晶体管 35、 有机 EL 元件 36 以及电容器 37。开关晶体管 32 根据。

28、从扫描线 51a 输入的 Scan 信号， 控 制是否使经由信号线 41 输入的像素信号 (Data) 保持在电容器 37 中。驱动晶体管 35 使与 保持在电容器 37 中的电压对应的电流流过有机 EL 元件 36。 0081 图 3 是表示图 2 所示的扫描线驱动电路 50 所具有的移位寄存器 60 的电路图。在 此， 只示出了构成移位寄存器 60 的多级单位电路中的、 最初三个单位电路 ( 第 1 单位电路 61、 第 2 单位电路 62、 第 1 单位电路 63)。 0082 第 1 单位电路 61 具备逻辑电路 61a、 第 1 输出单元 61b 以及第 2 输出单元 61c。第 2。

29、 单位电路 62 具备逻辑电路 62a、 第 1 输出单元 62b 以及第 2 输出单元 62c。第 3 单位电路 63 具备逻辑电路 63a、 第 1 输出单元 63b 以及第 2 输出单元 63c。此外， 各单位电路具有相 同的电路结构和连接关系。因此， 以下对一个单位电路 ( 第 1 单位电路 61) 进行说明。 0083 逻辑电路61a与高电压源的电源电压VDD1、 低电压源的基准电压VSS1以及时钟信 号 xCLK 的信号源连接， 根据输入到输入端子 IN 的输入信号 ( 表示一个水平同步期间或者 多个水平期间的脉冲信号， 或者在第 2 级以后的单位电路中是从前一级的单位电路输出的 。

30、信号 )， 从两个输出端子 Q 和 xQ， 向并联连接的第 1 输出单元 61b 和第 2 输出单元 61c 输出 控制信号 ( 第 1 信号和第 2 信号 )。 0084 第 1 输出单元 61b 是与第 1 电压 ( 在这里为时钟信号 CLK) 和第 2 电压 ( 在这里 为基准电压 VSS2) 连接， 并根据来自逻辑电路 61a 的控制信号 ( 第 1 信号和第 2 信号 ) 而 输出驱动扫描线 51 的驱动信号的缓冲放大器。从该第 1 输出单元 61b 输出的驱动信号的 高电平是由时钟信号 CLK 确定的电位， 另一方面， 其低电平是基准电压 VSS2。此外， 基准电 压 VSS2 设。

31、定为比基准电压 VSS1 高的电位。另外， 第 1 输出单元 61b 的电流提供能力比第 2 输出单元 61c 的电流提供能力强。 说 明 书 CN 104246897 A 7 6/11 页 8 0085 第 2 输出单元 61c 是与第 3 电压 ( 在这里为时钟信号 CLK) 和第 4 电压 ( 在这里 为基准电压 VSS1) 连接， 并根据来自逻辑电路 61a 的控制信号 ( 第 1 信号和第 2 信号 ) 而 向下一级的单位电路输出信号 ( 移出信号 ) 的缓冲放大器。从该第 2 输出单元 61c 输出的 驱动信号的高电平是由时钟信号 CLK 确定的电位， 另一方面， 其低电平是基准电。

32、压 VSS1。 0086 这样， 在该移位寄存器 60 的各单位电路中， 输出级由电流提供能力不同的两个并 联连接的缓冲放大器 ( 第 1 输出单元、 第 2 输出单元 ) 构成。由此， 输出需要大电流的驱动 信号的第 1 输出单元、 无需大电流但需要不变钝的波形的第 2 输出单元由根据输出信号的 要求的电路构成。 因此， 利用这样的移位寄存器60， 与从共同的输出单元输出驱动信号和向 下一级的信号的结构相比， 能够得到上升和下降快的驱动信号， 并能够实现由高密度像素 构成的显示单元 30 的高速驱动， 并且， 能抑制由驱动信号变钝而导致的贯通电流 ( 电力消 耗 )。 0087 另外， 与电。

33、流驱动能力强的第 1 输出单元 61b 连接的基准电压 VSS2 设定为比与电 流驱动能力弱的第 2 输出单元 61c 连接的基准电压 VSS1 高的电位。由此， 如后所述， 构成 第 1 输出单元 61b 的晶体管中的与基准电压 VSS2 连接的晶体管在截止工作时， 由于栅极、 源极间电压为反向偏压 (Vgs0)， 所以成为完全的截止状态， 在该晶体管中流动的贯通电流 得到抑制。 0088 图 4 是表示构成图 3 所示移位寄存器 60 的各单位电路 61 63 的第 1 输出单元 和第 2 输出单元的详细结构的电路图。在此， 示出了第 1 单位电路 61 的电路。 0089 第 1 输出单。

34、元 61b 具备用于输出驱动信号的驱动用输出端子 86、 用于将第 1 电压 ( 在这里为时钟信号 CLK) 供给至驱动用输出端子 86 的 n 型第 1 晶体管 80、 用于将低于该 第 1 电压的第 2 电压 ( 在这里为基准电压 VSS2) 供给至驱动用输出端子 86 的 n 型第 2 晶 体管 81 以及连接第 1 晶体管 80 的栅极和源极的第 1 电容器 82。也就是说， 第 1 晶体管 80 的漏极与第 1 电压 ( 在这里为时钟信号 CLK) 连接， 第 1 晶体管 80 的源极与驱动用输出端 子 86 和第 2 晶体管 81 的漏极连接。第 2 晶体管 81 的源极与第 2 。

35、电压 ( 在这里为基准电 压 VSS2) 连接。此外， 栅极、 源极以及漏极分别与晶体管的控制端子、 第 1 输出端子以及第 2 输出端子 ( 或者是控制端子、 第 2 输出端子以及第 1 输出端子 ) 对应。 0090 第 2 输出单元 61c 具备用于向下一级的单位电路 62 输出信号的下一级用输出端 子 87、 用于将第 3 电压 ( 在这里为时钟信号 CLK) 供给至下一级用输出端子 87 的 n 型第 3 晶体管 83、 用于将低于该第 3 电压的第 4 电压 ( 在这里为基准电压 VSS1) 供给至下一级用 输出端子 87 的 n 型第 4 晶体管 84 以及连接第 3 晶体管 8。

36、3 的栅极和源极的第 2 电容器 85。 也就是说， 第 3 晶体管 83 的漏极与第 3 电压 ( 在这里为时钟信号 CLK) 连接， 第 3 晶体管 83 的源极与下一级用输出端子 87 和第 4 晶体管 84 的漏极连接。第 4 晶体管 84 的源极与第 4 电压 ( 在这里为基准电压 VSS1) 连接。 0091 此外， 第 1 晶体管 80 和第 2 晶体管 81 与第 3 晶体管 83 和第 4 晶体管 84 相比， 以 大的尺寸 ( 也就是说， 在沟道长度相同的情况下， 设定大的沟道宽度 ) 形成， 具有更强的电 流提供能力。 0092 在这里， 向第 1 晶体管 80 和第 3。

37、 晶体管 83 的栅极输入从逻辑电路 61a 输出的第 1 信号。第 1 信号是在逻辑电路 61a 具有的第 1 信号生成单元生成的信号 ( 高电平为电源电 压 VDD1， 低电平为基准电压 VSS1)， 是用于切换第 1 晶体管 80 和第 3 晶体管 83 的导通 (ON) 说 明 书 CN 104246897 A 8 7/11 页 9 和非导通 (OFF) 的控制信号。 0093 另外， 向第 2 晶体管 81 和第 4 晶体管 84 的栅极输入从逻辑电路 61a 输出的第 2 信号。第 2 信号是在逻辑电路 61a 具有的第 2 信号生成单元生成的信号 ( 高电平为电源电 压 VDD1。

38、， 低电平为基准电压 VSS1)， 是用于切换第 2 晶体管 81 和第 4 晶体管 84 的导通 (ON) 和非导通 (OFF) 的控制信号。 0094 此外， 时钟信号 CLK 是从时钟信号源 ( 未图示 ) 供给的信号， 是高电平为电源电压 VDD1、 低电平为基准电压 VSS1 的信号。 0095 另外， 第 1 电容器 82 和第 2 电容器 85 分别构成向第 1 晶体管 80 和第 3 晶体管 83 进行正反馈的自举 (bootstrap) 电路。也就是说， 第 1 晶体管 80( 第 3 晶体管 83) 成为 导通状态时， 时钟信号 CLK 通过第 1 晶体管 80( 第 3 。

39、晶体管 83) 而输出至驱动用输出端子 86( 下一级用输出端子 87)， 但时钟信号 CLK 的上升时的电平变化 ( 交流成分 ) 经由第 1 电 容器 82( 第 3 晶体管 83) 而从第 1 晶体管 80( 第 3 晶体管 83) 的源极正反馈至栅极。结果， 第 1 晶体管 80( 第 3 晶体管 83) 的栅极的电位上升， 第 1 晶体管 80( 第 3 晶体管 83) 通过 在时钟信号 CLK 的上升工作中也保持栅极、 源极间电压， 从而能够维持强的导通状态， 从第 1 晶体管 80( 第 3 晶体管 83) 的源极输出的信号成为具有陡峭的上升的信号。 0096 在此， 对基准电压。

40、 VSS2 被设定为比基准电压 VSS1 高的电位的意义进行说明。 0097 在本实施方式中， 构成各单位电路的输出级的4个晶体管(第1晶体管80、 第2晶 体管 81、 第 3 晶体管 83、 第 4 晶体管 84) 例如是具有耗尽特性的 n 型晶体管。在该情况下， 即使栅极、 源极间电压为 0V， 这些晶体管也不会完全成为截止状态而会流动电流。因此， 特 别是在电流提供能力强的第 1 输出单元 61b 中， 需要抑制在第 1 晶体管 80 和第 2 晶体管 81 中流动的贯通电流。 0098 在本实施方式中， 由于第 2 晶体管 81 的源极与比基准电压 VSS1 高的基准电压 VSS2 。

41、连接， 且输入到第 2 晶体管 81 的栅极的第 2 信号的低电平 ( 使第 2 晶体管 81 为非导 通的电平 ) 为基准电压 VSS1， 所以在第 2 信号为低电平时， 第 2 晶体管 81 的栅极相对于源 极被反向偏压 (Vgs0)。因此， 第 2 晶体管 81 成为更完全的截止状态， 能抑制在第 2 晶体管 81 中流动的贯通电流。 0099 此外， 对于第4晶体管84， 在输入到栅极的第2信号成为低电平时， 其栅极、 源极间 电压成为零(Vgs0)， 不被反向偏压， 但由于第4晶体管84的电流提供能力弱(也就是说 尺寸小 )， 所以第 4 晶体管 84 中的贯通电流小 ( 能够忽视 。

42、)。 0100 图 5 是表示具备图 4 所示电路的移位寄存器的效果的曲线图。横轴表示构成移位 寄存器的晶体管的阈值电压 Vth(V)， 纵轴表示移位寄存器的功耗。在本曲线图中，“现有结 构” 的曲线表示将基准电压 VSS2 与基准电压 VSS1 设定为相同电位 (VSS2-VSS1 0V) 的现 有移位寄存器的数据，“新颖结构(1)” 的曲线表示将基准电压VSS2设定为比基准电压VSS1 高的电位 ( 在此为 VSS2-VSS1 2.5V) 的本实施方式中的移位寄存器的数据。 0101 从图 5 所示的两个曲线可知， 根据本实施方式中的移位寄存器， 由于基准电压 VSS2 被设定为比基准电压。

43、 VSS1 高的电位， 所以与现有的移位寄存器相比， 功耗得到抑制。 特别是晶体管的阈值电压越成为负值 ( 也就是说耗尽特性越强 )， 功耗的削减效果越大。 0102 此外， 在图 4 所示的电路例中， 向第 1 晶体管 80 和第 3 晶体管 83 的漏极供给了共 用的时钟信号 CLK， 但也可以供给不同的时钟信号。 说 明 书 CN 104246897 A 9 8/11 页 10 0103 图 6 是向第 1 晶体管 80 和第 3 晶体管 83 的漏极供给不同的时钟信号 (CLK1a， CLK1b) 的变形例涉及的单位电路 61 的输出级的电路图。在这里， 向第 3 晶体管 83 的漏极。

44、 供给作为第 3 电压的一例的时钟信号 CLK1a， 并向第 1 晶体管 80 的漏极供给作为第 1 电压 的一例的时钟信号 CLK1b。 0104 时钟信号CLK1a与图4中的时钟信号CLK相同， 是高电平为电源电压VDD1、 低电平 为基准电压 VSS1 的信号。另一方面， 时钟信号 CLK1b 是高电平为电源电压 VDD1、 而低电平 为基准电压 VSS2 也即是与第 2 晶体管 81 的源极相同电位的信号。 0105 图 7 是表示具备图 6 所示的电路的移位寄存器的效果的曲线图。横轴和纵轴与图 5 相同。在本曲线图中，“现有结构” 的曲线与图 5 中的 “现有结构” 的曲线相同，“新。

45、颖结构 (2)” 的曲线表示将基准电压 VSS2 设定为比基准电压 VSS1 高的电位 ( 在此为 VSS2-VSS1 1.5V) 的本实施方式中的移位寄存器的数据，“新颖结构 (3)” 的曲线表示设定为基准电压 VSS2 与基准电压 VSS1 之差进一步加大的电位 ( 在这里， VSS2-VSS1 2.5V) 的本实施方式 中的移位寄存器的数据。 0106 从图 7 所示的三个曲线可知， 越将基准电压 VSS2 设定为比基准电压 VSS1 高的 电位， 功耗的削减效果越大。另外， 比较关于基准电压 VSS1 和基准电压 VSS2 的条件相同 (VSS2-VSS1 2.5V) 的图 5 中的 。

46、“新颖结构 (1)” 的曲线和图 7 的 “新颖结构 (3)” 的曲线 可知， 通过将供给至第 1 晶体管 80 的时钟信号的低电平从基准电压 VSS1 变更成基准电压 VSS2， 进一步抑制了功耗。这是由于 ： 在供给至第 1 晶体管 80 的漏极的时钟信号的低电平 为与第 2 晶体管 81 的源极的电位 ( 基准电压 VSS2) 相同的电位的情况下， 由于在该时钟信 号成为低电平时， 串联连接的第 1 晶体管 80 和第 2 晶体管 81 的两端的电位相等， 所以这两 端的电位差成为零， 在第 1 晶体管 80 和第 2 晶体管 81 中不流动电流 ( 贯通电流 )。 0107 图 8 是。

47、构成图 3 所示移位寄存器 60 的各单位电路 ( 在这里为图 6 所示的第 1 单 位电路 61 ) 的详细电路图。 0108 逻辑电路 61a 由晶体管 91、 92、 93a 93d、 94a、 94b、 95a 以及 95b 这 10 个晶体管、 以及电容器 96 98 这 3 个电容器构成。此外， 输入到逻辑电路 61a 的两个时钟信号 xCLK1 和 xCLK2 是构成上述的时钟信号 xCLK 的两相时钟信号。 0109 晶体管 91、 92 以及 93a 93d 构成向控制线 Qnode 输出第 1 信号的第 1 信号生成 单元 93， 所述第 1 信号用于控制构成第 1 输出单。

48、元 61b 的第 1 晶体管 80 和构成第 2 输出单 元 61c 的第 3 晶体管 83 的导通和非导通。 0110 另外， 晶体管 94a、 94b、 95a 以及 95b 构成向控制线 Hnode 输出第 2 信号的第 2 信 号生成单元 94， 所述第 2 信号用于控制构成第 1 输出单元 61b 的第 2 晶体管 81 和构成第 2 输出单元 61c 的第 4 晶体管 84 的导通和非导通。 0111 图 9 是表示图 8 所示的第 1 单位电路 61 的工作的定时图。在这里， 示出了时钟 信号 CLK1b、 控制线 Qnode 的电压波形 ( 第 1 信号 )、 控制线 Hnod。

49、e 的电压波形 ( 第 2 信号 ) 以及驱动用输出端子 86 的电压波形。 0112 在图9中， 在期间(A)中， 通过第1信号生成单元93， 控制线Qnode成为低电平(基 准电压 VSS1)， 且通过第 2 信号生成单元 94， 控制线 Hnode 成为高电平 ( 电源电压 VDD1)。 因此， 在第 1 输出单元 61b 中， 由于第 1 晶体管 80 截止且第 2 晶体管 81 导通， 所以向驱动 用输出端子 86 输出基准电压 VSS2。 说 明 书 CN 104246897 A 10 9/11 页 11 0113 在期间 (B) 中， 通过第 1 信号生成单元 93， 控制线 Qnode 成为高电平 ( 电源电压 VDD1)， 且通过第 2 。