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1、10申请公布号CN104184456A43申请公布日20141203CN104184456A21申请号201410388766122申请日20140810H03K19/017520060171申请人复旦大学地址200433上海市杨浦区邯郸路220号72发明人任俊彦苏源沈骁樱梅健叶凡李宁74专利代理机构上海正旦专利代理有限公司31200代理人陆飞盛志范54发明名称用于IO接口的低频多相位差分时钟树型高速低功耗串行器57摘要本发明属于集成电路技术领域，具体涉及一种用于IO接口的低频多相位差分时钟树型高速低功耗串行器。该串行器由采样电路、门级逻辑电路和缓冲器构成；采样电路采用D型上升沿触发器实现；门。
2、级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。本发明高速串行器采用低频时钟并且避免了传统高速串行器采用的较多D型触发器，从而有效降低功耗；采样电路为门级逻辑电路将并行数据依次锁存为串行数据提供至少一个比特宽度的裕量，以减小串行输出数据的误码率；门级逻辑电路中的每个与非门、或非门的输出寄生电容较小，使串行输出数据速率大为提高。51INTCL权利要求书1页说明书4页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图3页10申请公布号CN104184456ACN104184456A1/1页21一种用于IO接口的低频多相位差分时钟树型高速低功耗串行器。
3、，其特征在于采用低频多相位差分时钟树型结构，将低速并行数据转换成高速串行数据；其由采样电路、门级逻辑电路和缓冲器构成；其中，采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。2根据权利要求1所述的串行器，其特征在于设时钟CLK1CLK4和CLK1BCLK4B为外部锁相环产生的低频多相位差分时钟；D7D0为低速并行输入数据，OUT为高速串行输出数据；串行器的电路连接关系如下并行数据D7D0分别接在D型触发器18的输入端D，时钟CLK4B接在D型触发器14的输入端CK，时钟CLK2接在D型触发器58的输入端CK；D型触发器18的输出端Q分别接在与非。
4、门916的输入端A；时钟CLK1和CLK2B分别接在与非门9的输入端B和C，时钟CLK2和CLK3B分别接在与非门10的输入端B和C，时钟CLK3和CLK4B分别接在与非门11的输入端B和C，时钟CLK4和CLK1分别接在与非门12的输入端B和C，时钟CLK1B和CLK2分别接在与非门13的输入端B和C，时钟CLK2B和CLK3分别接在与非门14的输入端B和C，时钟CLK3B和CLK4分别接在与非门15的输入端B和C，时钟CLK4B和CLK1B分别接在与非门16的输入端B和C；与非门9和非门10的输出端O分别接在与非门17的输入端A和B，与非门11和非门12的输出端O分别接在与非门18的输入端。
5、A和B，与非门13和非门14的输出端O分别接在与非门19的输入端A和B，与非门15和非门16的输出端O分别接在与非门20的输入端A和B；与非门17和非门18的输出端O分别接在或非门22的输入端A和B，与非门19和非门20的输出端O分别接在或非门23的输入端A和B；或非门22和非门23的输出端O分别接在与非门21的输入端A和B；与非门21的输出端O接在缓冲器24的输入端，缓冲器24的输出端为高速串行数据OUT。权利要求书CN104184456A1/4页3用于IO接口的低频多相位差分时钟树型高速低功耗串行器技术领域0001本发明属于集成电路技术领域，具体涉及一种用于IO接口的低频多相位差分时钟树型。
6、串行器。背景技术0002随着集成电路CMOS工艺尺寸不断减小，系统处理器的速度越来越快，对高速IO接口需求日益增加。高速串行器是高速IO接口重要组成部分，将低速并行数据转换成高速串行数据，克服了传统并行传输的缺点，包括复杂度高、封装管脚多、PCB板成本高。一个系统通常集成了许多芯片，所以高速串行器的优势更加明显，可以极大减小封装管脚数量，节约封装成本。0003图1为传统高速81串行器，由21MUX电路3036和二分频电路3739构成。时钟CLK是高频输入时钟，该时钟逐级经过二分频电路分频为两个相位差为90度的时钟CKNS和CKNSH（N1,2,3）。这两个时钟为每一级的21MUX电路提供采样时。
7、钟。D7D0为低速并行输入数据，OUT为高速串行输出数据。图2为21MUX电路，由D型触发器4042和21选择器43构成；图3为二分频电路，由21选择器4445和反相器46构成。图4为D型触发器，由21选择器4748构成。传统高速串行器中的每个21MUX电路的输出寄生电容较小，有利于数据高速传输。但传统高速串行器功耗较大，因为采用了高频时钟和较多的D型触发器。发明内容0004本发明的目的在于提供一种功耗小、数据误码率低的用于IO接口的低频多相位差分时钟树型高速低功耗串行器。0005本发明提供的高速低功耗串行器，采用低频多相位差分时钟树型结构，将低速并行数据转换成高速串行数据。其由采样电路、门级。
8、逻辑电路和缓冲器构成；其中，采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。参见图5所示。0006设时钟CLK1CLK4和CLK1BCLK4B为外部锁相环产生的低频多相位差分时钟；D7D0为低速并行输入数据，OUT为高速串行输出数据；串行器的电路连接关系如下并行数据D7D0分别接在D型触发器18的输入端D，时钟CLK4B接在D型触发器14的输入端CK，时钟CLK2接在D型触发器58的输入端CK；D型触发器18的输出端Q分别接在与非门916的输入端A；时钟CLK1和CLK2B分别接在与非门9的输入端B和C，时钟CLK2和CLK3B分别接在与非门。
9、10的输入端B和C，时钟CLK3和CLK4B分别接在与非门11的输入端B和C，时钟CLK4和CLK1分别接在与非门12的输入端B和C，时钟CLK1B和CLK2分别接在与非门13的输入端B和C，时钟CLK2B和CLK3分别接在与非门14的输入端B和C，时钟CLK3B和CLK4分别接在与非门15的输入端B和C，时钟CLK4B和CLK1B分别接在与非门16的输入端B和C；说明书CN104184456A2/4页4与非门9和10的输出端O分别接在与非门17的输入端A和B，与非门11和12的输出端O分别接在与非门18的输入端A和B，与非门13和14的输出端O分别接在与非门19的输入端A和B，与非门15和1。
10、6的输出端O分别接在与非门20的输入端A和B；与非门17和18的输出端O分别接在或非门22的输入端A和B，与非门19和20的输出端O分别接在或非门23的输入端A和B；或非门22和23的输出端O分别接在与非门21的输入端A和B；与非门21的输出端O接在缓冲器24的输入端，缓冲器24的输出端为高速串行数据OUT。0007本发明采用的时钟为外部锁相环提供的低频多相位差分时钟，而传统串行器采用高频时钟并逐级分频。根据动态功耗公式，本发明设计的高速串行器的时钟功耗低于传统高速串行器的时钟功耗。0008本发明采用的采样电路中，时钟CLK4B上升沿触发采样高四位并行数据D7D4，时钟CLK2上升沿触发采样低。
11、四位并行数据D3D0。该采样电路为门级逻辑电路将并行数据依次锁存为串行数据提供至少一个比特宽度的裕量，从而减小串行输出的数据误码率。0009本发明采用的门级逻辑电路中，每个与非门、或非门的输出寄生电容较小，从而串行输出数据速率达到很高。本发明设计的高速串行器避免了传统高速串行器采用较多D型触发器，从而有效降低了功耗。0010具体分析并比较传统高速串行器和本发明设计的高速串行器的功耗。为了方便计算功耗，将串行器中每个模块的电流归一化至21选择器的电流。IDIV、IM、IDFF、IS、IINV、INAND、INOR、IB、ISC、IGC、ITREE_TRA、ITREE_PRO分别代表二分频电路、2。
12、1MUX电路、D型触发器、21选择器、反相器、与非门、或非门、缓冲器、采样电路、门级逻辑电路、传统串行器、本发明设计的串行器所消耗的电流。0011针对传统高速81串行器，一个D型触发器由两个21选择器构成；一个二分频电路由两个21选择器和一个反相器构成；一个21MUX电路由三个D型触发器和一个21选择器构成；整体串行器由七个21MUX电路和三个二分频电路构成。反相器的功耗发生在信号翻转的时刻，该时间很短；而21选择器的功耗发生在信号为高电平或低电平的时刻，始终只有一条支路导通，该时间比反相器信号翻转的时间长，所以一个反相器的电流小于一个21选择器的电流。但为了方便计算，假设一个反相器的电流约等。
13、于一个21选择器的电流。传统高速81串行器中每个模块及整体消耗的电流推导如下123针对本发明设计的高速81串行器，一个D型触发器由两个21选择器构成；采样电路由八个D型触发器构成；门级逻辑电路由十三个与非门和两个或非门构成；缓冲器由两个反相器构成；整体串行器由采样电路、门级逻辑电路和缓冲器构成。反相器、与非门、或非门的功耗都发生在信号翻转的时刻，该时间很短；而21选择器的功耗发生在信号为高电平或低电平的时刻，始终只有一条支路导通，该时间比反相器、与非门、或非门信号翻转的时间长，所以一个反相器、一个与非门、一个或非门的电流都小于一个21选择器的电流。但说明书CN104184456A3/4页5为了。
14、方便计算，假设一个反相器、一个与非门、一个或非门的电流都约等于一个21选择器的电流。本发明设计的高速81串行器中每个模块及整体消耗的电流推导如下456相比传统高速81串行器，本发明设计的高速81串行器节省了431功耗。本发明不局限于高速81串行器，对于高速N1串行器同样有效。附图说明0012图1为传统高速81串行器的结构图。0013图2为传统高速81串行器中的21MUX电路结构图。0014图3为传统高速81串行器中的二分频电路结构图。0015图4为D型触发器的结构图。0016图5为本发明设计的低频多相位差分时钟树型高速低功耗81串行器的结构图。0017图6为本发明设计的低频多相位差分时钟树型高。
15、速低功耗81串行器的时序图。0018图中标号18和4042为D型触发器，921为与非门电路，2223为或非门电路，24为缓冲器，3036为21MUX电路，3739为二分频电路，4345和4748为21选择器，46为反相器。具体实施方式0019图5为本发明设计的低频多相位差分时钟树型高速低功耗81串行器的结构图，由采样电路、门级逻辑电路和缓冲器三个部分构成。低频多相位差分时钟CLK1CLK4和CLK1BCLK4B由外部锁相环提供。D7D0为低速并行输入数据，OUT为高速串行输出数据。0020本发明设计的串行器中的采样电路由八个D型上升沿触发器构成。时钟CLK4B上升沿触发采样高四位并行数据D7D。
16、4，时钟CLK2上升沿触发采样低四位并行数据D3D0。当外部为该串行器提供时钟和并行输入数据时，时钟CLK1上升沿尽量对齐并行数据D7D0中间位置，从而保证CLK2及CLK4B上升沿触发采样并行数据时有足够的建立时间和保持时间。0021图6为本发明设计的低频多相位差分时钟树型高速低功耗81串行器的时序图。针对门级逻辑电路，当接在某个与非门的输入端B和C的时钟都为高电平时，接在其它每个与非门的输入端B和C的时钟中至少有一个为低电平，从而低速并行输入数据依次被转换成高速串行输出数据。0022结合图6具体描述得到串行输出数据D7的过程CLK1和CLK2B接在与非门9的输入端B和C，D7S接在与非门9。
17、的输入端A，此时CLK1和CLK2B都为高电平，所以与非门9的输出为D7S反相。对于与非门1016，此时接在每个与非门的输入端B和C的时钟中至少有一个为低电平，所以与非门1016此时输出都为高电平。与非门17的输入端A为D7S反相（与非门9的输出），输入端B为高电平（与非门10的输出），所以与非门17此时输出为D7S说明书CN104184456A4/4页6同相。与非门1820的输入端A和B都为高电平（与非门1116的输出），所以与非门1820此时输出都为低电平。或非门22的输入端A为D7S同相（与非门17的输出），输入端B为低电平（与非门18的输出），所以或非门22此时输出为D7S反相。或非门。
18、23的输入端A和B都为低电平（与非门1920的输出），所以或非门23此时输出为高电平。与非门21的输入端A为D7S反相（与非门22的输出），输入端B为高电平（或非门23的输出），所以与非门21此时输出为D7S同相，从而实现串行输出数据D7，与非门21的输出再经过缓冲器24驱动负载电路。0023同样的原理，当接在与非门10的输入端B和C的时钟CLK2和CLK3B都为高电平时，得到串行输出数据D6；当接在与非门11的输入端B和C的时钟CLK3和CLK4B都为高电平时，得到串行输出数据D5；当接在与非门12的输入端B和C的时钟CLK4和CLK1都为高电平时，得到串行输出数据D4；当接在与非门13的输入端B和C的时钟CLK1B和CLK2都为高电平时，得到串行输出数据D3；当接在与非门14的输入端B和C的时钟CLK2B和CLK3都为高电平时，得到串行输出数据D2；当接在与非门15的输入端B和C的时钟CLK3B和CLK4都为高电平时，得到串行输出数据D1；当接在与非门16的输入端B和C的时钟CLK4B和CLK1B都为高电平时，得到串行输出数据D0。说明书CN104184456A1/3页7图1图2图3图4说明书附图CN104184456A2/3页8图5说明书附图CN104184456A3/3页9图6说明书附图CN104184456A。