利用超薄介质击穿现象的半导体存储器单元和存储器阵列 技术领域
本发明的内容涉及不挥发性可编程半导体存储器，更具体的说是利用超薄介质(如MOS栅介质)存储数字信息的不挥发性可编程半导体存储器单元和采用这种单元的存储器阵列。
背景技术
不挥发性存储器在取消电源后仍能保持存储的数据。这在许多不同种类的计算机和其它电子设备中是必不可少的或者起码是非常期望的。通常的一种不挥发性存储器是可编程只读存储器(“PROM”)，它利用诸如熔丝、反熔丝之类的字线/位线交叉点元件和诸如浮置栅雪崩注入金属氧化物半导体(“FAMOS”)晶体管之类的俘获电荷器件来存储逻辑信息。PROM一般是不可再编程的。
2001年4月10日颁发给Reisinger等人的美国专利(美国专利号：6,215,140)所披露的利用电容中二氧化硅层的击穿来存储数字数据的一种PROM单元就是一个例子。Reinsinger等人所披露的基本PROM就是利用一个氧化物电容和一个结形二极管作为交叉点元件组合而成。一个完整的电容代表逻辑值0，一个电击穿电容代表逻辑1。二氧化硅层的厚度调节到能够获得所需要地性能规范。二氧化硅的击穿电荷约为10C/cm2(库仑/cm2)。如果给厚度为10nm的电容介质加上一个10V的电压(获得的场强为10mV/cm)，就会有约1mA/cm2的电流流动。在10V下就会有大量的时间来对一个存储器单元进行编程。然而，为了减小在电击穿时出现的大的功率损失，将电容的介质设计得更薄一些更为有利。例如，电容介质厚度为3～4nm的一个存储器单元可在约1.5V下工作。在这个电压下，电容介质仍不会击穿。因此对于从存储器单元读出数据来说，1.5V是足够的了。数据在比如说5V下存储，在此情况下一个存储单元结构中的一个单元线束可在1ms时间内完成编程。在这种情况下每cm2电容介质的能量损失大约是50瓦(10库仑×5V)。如果所要求的功耗是0.5瓦，完成一个1000兆位存储器的编程需要大约100秒的时间。如果允许的功耗更大，完成编程的时间相应的就可更快一些。
有些类型的不挥发性存储器能够反复编程和擦除，包括通常称为EPROM的可擦可编只读半导体存储器和通常称为EEPROM的电可擦可编只读半导体存储器。EPROM存储器用紫外光擦除，用各种电压编程；而EEPROM则用各种电压进行擦除和编程。EPROM和EEPROM都有合适的结构根据待存储的数据进行充电和放电，这些结构通常称之为浮置栅。浮置栅上的电荷建立起器件的阈值电压，即VT，在存储器被读出时该电压就被读出以确定那里所存储的数据。一般，这些种类的存储器单元的研究工作都是致力于尽量减小栅氧化层的应力。
有一种器件称之为金属—氮化物—氧化物—硅(“MNOS”)器件，它的沟道位于源和漏之间的硅中，其上覆盖着由一层二氧化硅层、一层氮化硅层和一层铝层构成的一种栅结构。MNOS器件通过给栅加上适当的电压脉冲可在两种阈值电压态(V阈值(高)和V阈值(低))之间转换。这种转换使电子被俘获在氧化层—氮化层栅中(V阀值(高)或者从氧化层—氮化层栅中(V阈值(低))被驱赶出来。一般这些种类的存储器单元的研究工作是致力于尽量减小栅氧化层的应力。
1997年7月19日颁发给Hoffman等人的美国专利(专利号：4,037,243)披露了一种利用一种栅控二极管的栅上存储的电荷来存储逻辑0和逻辑1的结击穿存储器单元。电荷通过利用栅控二极管的P-型电极和栅电极之间形成的电容存储在栅上。在介质中用二氧化硅和氮化硅层代替二氧化硅形成的电容可使电荷存储得到增强。在栅控二极管的电极上加上擦除电压会使氧化层-氮化层界面充满负电荷，该负电荷在擦除操作完成以后得到保持。这种负的界面电荷是栅控二极管即使在消除了擦除电荷以后也会在一种感应的结模式下工作。此后在读出栅控二极管时，其沟道就表现出一种场感应结击穿而出现饱和电流流动。场感应结击穿电压低于金相结击穿电压。然而，给栅控二极管的电极加上一个写电压会使二氧化硅/氮化硅界面充满正电荷，该正电荷在写操作完成后仍被保持。此后在读出栅控二极管时，栅控二极管会被击穿。因为这时不存在沟道。
制作各种不挥发性存储器所采用的各种工艺在改进方面普片落后于广泛使用的工艺(如先进的CMOS逻辑工艺)的改进。例如，如果要制作高压发生电路所需要的各种特殊区域和结构、三阱、浮置栅、ONO层、以及这种器件中通常看到的特殊源和漏结，象快闪EEPROM那样的器件工艺所需要的光刻次数要比标准的先进CMOS逻辑工艺多30％。相应地，快闪器件的制作工艺要落后于标准的先进CMOS逻辑工艺一到两代，而每块大圆片的成本要比后者贵30％左右。作为另一个例子，制作反熔丝的工艺必须适合于制作各种反熔丝结构和高压电路，但该工艺同样比标准的先进CMOS工艺落后大约一代。
一般，在制作金属—氧化物—硅(MOS)器件比如电容和晶体管的二氧化硅层时都要非常仔细。为了确保在制作过程中及次后的集成电路的正常工作中二氧化硅层不至遭受应力影响，从而获得所需要的器件特性而且不随时间而衰减，这种高度的仔细是必要的。在1993年8月31日颁发给Kuroda的一项美国专利(专利号：5,241,200)披露在制作过程中所采取的仔细程度就是一个例子。Kuroda披露了在一个圆片制作工艺中使用一扩散层和一个旁路来使字线中的累积电荷放电。避免这种电荷累积可确保不会给栅绝缘膜加上大的电场，从而避免用字线作为栅连线时出现的晶体管特性变化和栅绝缘膜的衰降和击穿。一个例子就是2001年6月19日颁发给Tamura等人的一项美国专利(专利号：6,249,472)所披露的在电路设计中为避免晶体管的二氧化硅层在正常的电路工作中出现应力所采取的仔细程度。Tamura等人披露了在一个具体体现中所使用的反熔丝与P-沟MOS晶体管串联的一种反熔丝电路和在另一个具体体现中所使用的反熔丝与n-沟MOS晶体管串联的一种反熔丝电路。虽然制造反熔丝不需要制造反熔丝电路通常所需要的附加膜制作工艺，但Tamura等人却遇到了另外一个问题。当反熔丝被短接出来时，串联的晶体管就暴露在足以击穿晶体管二氧化硅层的高压下。Tamura等人披露在电路中增加另一只晶体管才得以避免将第一只晶体管暴露于击穿电位下。
发明内容
本发明的内容是：可用于存储器阵列、具有选线和存取线的一种可编程只读存储器单元，其特征是该存储器单元包括：
具有一个栅极、在栅极下有一层栅介质、在栅介质和栅极下面具有在空间上分开并在其间形成一沟道区的第1和第2掺杂半导体区的一种MOS场效应晶体管；
具有一个导电结构、在导电结构下有一层超薄介质、在超薄介质和导电结构下面有第1掺杂半导体区的一种MOS数据存储元件。MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的第1掺杂半导体区连接在一起；
一选线段与MOS场效应晶体管的栅极连接在一起；
第1存取线段与MOS场效应晶体管的第2掺杂半导体区连接在一起；
第2存取线段与MOS数据存储元件的导电结构连接在一起。
本发明内容中：每一个MOS数据存储元件在其超薄介质和导电结构的下面和邻接MOS数据存储元件的第1掺杂区的地方都有一个反型—启动区。
本发明内容中：每一个MOS数据存储元件在其超薄介质和导电结构的下面都有一个第2掺杂区并与MOS数据存储元件的第1掺杂区集成在一起。
本发明内容中：MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质通过一公共的超薄栅氧化层形成。
本发明内容中：MOS场效应晶体管的栅介质厚于MOS数据存储元件的超薄介质。
本发明的另一内容是：可用于存储器阵列、具有选线和存取线的一种可编程只读存储器单元，其特征是该存储器单元包括：在两条存取线之间与一个数据存储元件串联在一起的一个选择晶体管，该选择晶体管的栅极又与选线中的一条连在一起；数据存储元件具有用于物理数据存储的一层超薄介质。
该存储器单元中，数据存储元件是一种MOS半晶体管。
该存储器单元中，数据存储元件是一种MOS电容。
本发明的另一内容是：操作一种可编程只读存储器阵列的方法，其特征是该可编程存储器阵列包括：大量的行线、大量的列线、至少一条源线、位于行线和列线各个交叉点的大量存储器单元。每一个存储器单元包括；在一条列线和至少一条源线之间与一个MOS数据存储元件串联在一起的一个MOS场效应晶体管，该MOS晶体管的栅极又与一条行线连在一起；和一个具有超薄介质用于物理数据存储的MOS数据存储元件。该操作方法包括：
给选择的一条行线加上第1个电压是栅极与该选择的行线连在一起的每一个MOS场效应晶体管导通；
给被选上的一条列线加上第2个电压；
给至少一条源线加上第3个电压；
第2个电压和第3个电压使与被选上的行线和被选上的列线连在一起的存储器单元的超薄介质的两端产生一个电位差足以击穿存储器单元的超薄介质。
该方法中，超薄介质的击穿是一种硬击穿。
该方法中，超薄介质的击穿是一种软击穿。
该方法中，第1个电压约为2.5V，第2个电压约为7V，第3个电压约为0V。
该方法中，第1个电压约为7V，第2个电压约为7V，第3个电压约为0V。
该方法中，第1个电压约为2.5V，第2个电压约为2.5V，第3个电压约为-4.5V。
本发明的另一内容是：一种可编程只读存储器阵列，其特征是该可编程存储器阵列包括：大量的行线、大量的列线、至少一条源线和位于行线和列线交叉点的大量存储器单元。每一个存储器单元包括：
一个MOS场效应晶体管，它包括：一个栅极、栅极下面的的一层栅介质、在栅介质和栅极下面在空间上分开并在其间确定一个沟道区的第1和第2掺杂半导体区；
一个MOS数据存储元件，它包括：一个导电结构、导电结构下面的一层超薄介质以及超薄介质和导电结构下面的第1掺杂半导体区。MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的第1掺杂半导体区连接在一起；
其中，一条列线与MOS场效应晶体管的第2掺杂半导体区或者与MOS数据存储元件的导电结构连接在一起；至少一条共用线与MOS数据存储元件的导电结构或者与MOS场效应晶体管的第2掺杂半导体区连接在一起。
该存储器阵列中，每一个MOS数据存储元件包括一个位于超薄介质和导电结构下面并与MOS数据存储元件的第1掺杂区相邻的反型—启动区。
该存储器阵列中，每一个MOS数据存储元件在超薄介质和导电结构下面都有一个第2掺杂区，并与MOS数据存储元件的第1掺杂区集成在一起。
该存储器阵列中，MOS场效应晶体管的栅介质和MOS数据存储元件的超薄介质是通过公共的超薄栅氧化层形成的。
本发明的另一内容是：一种可编程只读存储器阵列，其特征是包括：大量的行线、大量的列线、至少一条共用线以及在存储器中位于行线和列线交叉点的大量存储器单元。每一个存储器单元包括一个在一条列线和至少一条共用线之间与数据存储元件串联在一起的选择晶体管，而选择晶体管的栅极又与一条行线连接在一起，数据存储元件有一层超薄介质用于物理数据存储。
该存储器阵列中：数据存储元件是一种MOS半晶体管。
该存储器阵列中：数据存储元件是一种MOS电容。
本发明的另一内容是：一种不挥发性存储器单元，其特征是它包括一个与数据存储元件串联在一起的选择晶体管。数据存储元件包括一个导电结构、该导电结构下面用于物理数据存储的一层超薄介质、以及在超薄介质和导电结构下面的第1掺杂半导体区，该选择晶体管的栅极在寻址该存储器单元时是可控的。
该存储器单元中：数据存储元件是一种MOS半晶体管。
该存储器单元中：数据存储元件是一种MOS电容。
该存储器单元中：超薄介质是一种栅氧化层。
所述的栅氧化层厚度小于50埃。
该存储器单元中：所说的存储器单元通过在所说的导电结构和所说的第1掺杂半导体区之间加上一个电压来击穿所说的栅氧化层进行编程。
所说的存储器单元通过在所说的导电结构和所说的第1掺杂半导体区之间加上一个电压并在此其间通过检测通过所说的数据存储元件的电流来进行读出。
本发明的另一内容是：一种MOS数据存储元件，其特征是它包括：一个导电结构、在导电结构下面的一层超薄介质、以及在超薄介质和导电结构下面的一个第1掺杂半导体区。所说的存储元件通过击穿所说的超薄介质进行编程，而所说的存储元件通过检测通过所说的存储元件的电流来进行读出。
该存储器单元中所说的超薄介质是一种栅氧化层。
所说的栅氧化层厚度小于50埃。
采用本发明的存储器单元的好处是非常稳定，因为数据是存储在物理单元中而不是以存储电荷的形式存储的。采用本发明的存储器单元所构成的存储器阵列的好处是：可以缩短开发时间、可以提高集成密度、可以降低圆片的制造成本，因为存储器阵列可用标准的CMOS工艺(包括标准的先进CMOS逻辑工艺)制作而不用更为复杂、成本更高的许多其它种不挥发性存储器的特有制作工艺制作。
这些优点和其它一些优点在本发明的各种体现中单独或集体得到了实现。例如，本发明的一个体现就是在具有选线和存取线的一种存储器阵列中非常有用的一种可编程只读存储器单元。该存储器单元包括：一个MOS场效应晶体管，它包括一个栅极、栅极下面的栅介质、栅介质和栅极下面的第1和第2掺杂半导体区，第1和第2掺杂半导体区在空间上隔开并在其间确定沟道区；一个MOS数据存储元件，它具有一个导电结构、导电结构下面的一层超薄介质、超薄介质和导电结构下面的第1掺杂半导体区，MOS数据存储元件的第1掺杂半导体区与MOS场效应晶体管的栅极连接；一条与MOS场效应晶体管的栅极连接的选线段；一条与MOS场效应晶体管的第2掺杂半导体区连接的第1存取线段；和一条与MOS数据存储元件的导电结构连接的第2存取线段。
本发明的另一个体现就是在具有选线和存取线的一种存储器阵列中非常有用的一种可编程只读存储器单元。该存储器单元包括：在两条存取线之间与数据存储元件串联的一只选择晶体管，而选择晶体管的栅极与其中一条选线连接在一起；数据存储元件包括一层超薄介质用于物理数据存储。
本发明还有一项体现就是一种可编程只读存储器阵列的工作方法。该阵列包括：大量行线、大量列线、至少一条源线、以及在行线和列线的各个交叉点的大量存储器单元。每一个存储器单元有一个MOS场效应晶体管，晶体管与位于一条列线和一条源线(至少一条源线)之间的MOS数据存储元件串联，而MOS晶体管的栅极与一条行线相连；MOS数据存储元件的超薄介质用于物理数据存储。这种方法包括：给选择的一条行线加上第1个电压使栅极与所选行线连接的每一个MOS场效应晶体管导通；给选择的一条列线加上第二个电压；和给至少一条源线加上第3个电压。第1个电压和第2个电压使与所选行线和列线相连的存储器单元的超薄介质产生一个足以击穿超薄介质的电位差。
附图说明
图1采用本发明的一种存储器阵列的部分电路示意图。
图2图1所示的一部分存储器阵列的部分布局图。
图3对应于图2的部分存储器阵列的集成电路结构的断面图。
图4图3中集成电路的变种结构的断面图。
图5采用本发明的另一种存储器阵列的部分电路示意图。
图6图5所示部分存储器阵列的部分布局图。
图7对应于图6的部分存储器阵列的集成电路结构的断面图。
图8电压值表。
图9电压值表。
图10电压值表。
图11一种实验装置的断面图。
图12表示一恒定电压应力对超薄栅氧化层的作用的图。
图13表示超薄栅氧化层的电流—电压特性在衰减的各个阶段的图
图14在各种氧化层厚度的n-沟场效应晶体管(反型)上用半对数标度测量的63％分布的击穿时间对栅压的关系图。
图15在检测出连续击穿事件后测量的n-型器件的电流—电压特性。
图16一种半导体存储器的示意框图。
具体实施方式
一种具有在超薄介质(如栅氧化层)周围构成的数据存储元件的半导体存储单元被用于存储信息，其操作方法是给超薄介质加应力出现击穿(软击穿或硬击穿)来建立存储器单元的漏泄电流电平。存储器单元通过检测单元吸收的电流来读出。一种合适的超薄介质就是比如说约50埃厚或50埃厚以下的高质量栅氧化层。在当今的先进CMOS逻辑工艺中通常都使用这种超薄氧化层介质。这种氧化层通常的形成方法有淀积、硅有源区的氧生长、或者它们的组合工艺。其它一些合适的介质包括氧化物—氮化物—氧化物复合介质、化合氧化物等。
下面的叙述给出了大量的具体细节以便对本发明的体现有一个透彻的理解。Oneskilled in the relevant art will recognize，however，that the invention can be practiced withoutone or more of the specific details，or with other methods，components，materials，etc.然而，熟悉相关工艺的人将会认识到本发明在没有一个或多个具体细节的情况下，即采用其它的方法、元件、材料等就可以实施。在其它情况下，为了避免本发明的某些方面被掩盖，对一些大家所熟知的结构、材料或操作原理就不再详述或图解说明。
整个详细说明中提到的“一个体现”或“某个体现”表示叙述的与该体现相连系的具体特点、结构或特性至少包含在本发明的一个体现中。因此，在整个详细说明中的各处所出现的“在一个体现中”或“在某个体现中”等措词不一定全指同一个体现。而且，具体的特点、结构或特性可以在一个体现或多个体现中以任何合适的方式结合在一起。
图1中的示意图示出了由多个这样的存储器单元构成的一个存储器阵列100的4×4部分的例子。图1示出了16个存储器单元，每一个单元有一个MOS晶体管和一个MOS半晶体管。例如，在第1行R1和第1列C1的交叉点的存储器单元有一个n-沟MOS晶体管115，它的栅极与行线R1连在一起，它的源极与源线S1连在一起，它的漏极与MOS半晶体管111的一个端连在一起。
这里的MOS晶体管115也称为选择晶体管，用来“选择”一个特定的存储器单元用于编程或读出。正如将要在下面看到的那样，在编程步骤中，给选择晶体管和MOS半晶体管111加上一个大电压来击穿MOS半晶体管111的栅氧化层。然而，击穿选择晶体管的栅氧化层是不期望的。因此，在某些替代的体现中选择晶体管的栅氧化层比MOS半晶体管111的要厚一些。另外或者换一种方法，选择晶体管可以用一种更能抗击穿的I/O器件来代替。
MOS半晶体管111的栅极与列线C1连接在一起。图1中示出的其它存储器单元由下面的一些半晶体管—晶体管对构成：112和116，113和117，114和118，125和121，126和122，127和123，128和124，131和135，132和136，133和137，134和138，145和141，146和142，147和143，以及148和144。
MOS半晶体管的工作原理如下：在编程或读出时，给栅极加上一个正电压(对于p-型有源区)，栅极是电容的一个端。栅极起电容的一个板极的作用，同时也使栅极的下面形成一个n-形反型层。反型层起电容的另一个板极的作用，并与源/漏区一起构成电容的第二个端。
在图1的存储器阵列100中使用半晶体管型数据存储元件是有利的，因为半晶体管可用许多常规的MOS和CMOS工艺制作而不需添加任何光刻步骤。然而，如果需要，也可使用其它种类的超薄介质数据存储元件。例如，电容型数据存储元件的好处是可在任一个方向上编程，而且当给超薄介质加应力时它的电阻要小一些，但在某些工艺中需要增加一次光刻步骤。图3为半晶体管数据存储元件的截面图，图4为电容型数据存储元件的截面图。
虽然只示出了存储器阵列100的4×4部分，但实际上当用比如说先进的0.13μmCMOS逻辑工艺制作时，这样的存储器阵列包含有大约1000兆位量级的存储器单元。随着CMOS逻辑工艺的进一步改进还可实现更大的存储器。存储器100实际上被组织成一些字节、页面和冗余行(未示出)，这种组织可用你所需要的任何方式进行。在工艺界有许多合适的存储器组织结构是大家所熟知的。
图2示出的是存储器阵列100一部分的局部布局图200。图3为一个说明性MOS集成电路300的断面图。该图示出了一些主要的结构方面，根据图2的布局图，这些结构对应于由晶体管—半晶体管对115和111、121和125构成的存储器单元对。图2的布局图适合于比如说先进CMOS逻辑工艺。“MOS”这个词语在文字上的意思是金属—氧化物—硅。虽然字母“M”表示“金属”栅结构、字母“O”表示氧化物，但MOS这个词语通常理解为适用于任何栅材料，包括掺杂多晶硅、其它良导体以及二氧化硅以外的各种不同的栅介质。这个词语在本说明中就是这样用的。例如，介质可以是任何一种介质，比如氧化物或氮化物，它在加上一段时间的电压时就会发生硬击穿或软击穿。在一个体现中，使用了约50埃厚的热生长栅二氧化硅。
存储器阵列100最好是采用栅格方式布局，使列线如C1和C2与行线如R1，R2，R3和R4以及扩散源线垂直。为形成氧化物隔离结构，包括氧化物沟槽302和314(图3)和刻出有源区如313(图3)，使用了具有图形213(图2)的有源区光掩模板进行光刻。有源区将包括各种晶体管、半晶体管和存储器阵列的扩散源线。位于行线R1和列线C1交叉点的MOS半晶体管111和MOS晶体管115和位于行线R2和列线C1交叉点的MOS半晶体管125和MOS晶体管121是在p阱有源区以下面的方式形成的。
在形成一超薄栅氧化层312后淀积和掺杂多晶硅。然后用一栅掩模板光刻图形。栅掩模板包含的图形有：半晶体管111，125的栅极311和301的图形211、214、221和224(以及半晶体管112，126和其它半晶体管的栅极(未示出))；和行线R1和R2的R1和R2图形，这些图形也起选择晶体管115、121、116和122(以及其它选择晶体管)的栅极的作用。各种源区和漏区用负性轻掺杂漏(“NLDD”)工艺步骤(注入、隔离、和n+源/漏注入)形成，制作出n+区306、308和310。n+区308也是扩散源线的一部分。用一次包括图形210、215、220和225(图2)的接触光刻形成到栅极301和311(图3)和其它栅极(未示出)的通孔。金属掩模板包括表有C1和C2(图2)的虚线图形，用于形成象C1和C2那样的列线，这些列线与多晶硅行线如R1，R2，R3和R4以及扩散源线垂直。存储器100中的其它晶体管—半晶体管对用同样的方法同时形成。
图4示出的是一个说明性MOS集成电路400的主要结构的断面图。断面图400与图3的断面图300类似，只是图3中的半晶体管125和111被另一种超薄介质数据存储元件，即电容425和411所代替。位于行线R1和列线C1交叉点的电容411是通过多晶硅栅311形成的。它是通过用图形210刻出的金属接触来实现接触的，并覆盖在栅氧化层312和深扩散n+区410上面。同样，位于行线R2和列线C1交叉点的MOS电容425是通过多晶硅栅301形成的，它是通过用图形215刻出的金属接触来实现接触的，并覆盖在栅氧化层312和深扩散n+区406上面。
n+区406和410可让电容425和411相对于图3的半晶体管125和111具有阻值非常低的导电态，但这要取决于传导电流的反型层的建立。电容425和411的另一个优点是它们可通过任一个方向流动的电流进行编程。电容406和410的一个缺点就是一般都需要通过增加一道光刻工艺和/或注入工艺来对市场上的现售工艺进行修改。例如，形成n+区406和410的合适技术包括在淀积栅多晶硅之前使用的埋层n+注入，或者在淀积多晶硅和刻蚀之后进行侧面注入扩散。虽然n+区406和410看来要比集成它们的掺杂区306和310扩散得更深一些，但扩散的深度是可以按要求改变的。
图5所示的存储器阵列500就是存储器阵列100的一个变种。该图示出了由存储器单元构成的一个更大的存储器阵列的任意4×4部分，每一个存储器单元有一个MOS晶体管和一个MOS半晶体管。例如，位于第1行R1和第1列C1的交叉点的存储器单元包括一个栅极连接到行线R1、漏极连接到第1列C1、源极连接到一个MOS半晶体管511的n-沟MOS晶体管515。MOS半晶体管511的栅极端连接到源线S1。图1中所示的其它存储器单元是通过类似的半晶体管对构成的，它们是：512和516、513和517、514和518、521和525、522和526、523和527、524和528、531和535、532和536、533和537、534和538、541和545、542和546、543和547、544和548。
正如图1的存储器阵列的情况那样，在图5所示的存储器阵列中，可用MOS电容来代替MOS半晶体管。
图6所示为存储器阵列500的一部分的局部布局图600。图7给出了一个说明性MOS集成电路700主要结构的断面图，根据图5的布局图，这些主要结构对应于由晶体管—半晶体管对515和511、525和521构成的存储器单元对。图6的布局图适合于比如说先进CMOS逻辑工艺。存储器阵列500最好是用一种栅格方式布局，使列线如C1和C2与行线如R1，R2，R3和R4以及源线如S1垂直。用包括图形612、614、622和624(图6)的一块n+扩散和有源区版图进行光刻，形成氧隔离结构和有源区如710(图7)。氧隔离结构包括氧化物沟槽704(图7)；有源区将包括存储器阵列的各种晶体管和半晶体管。位于行线R1和列线C1交叉点的MOS半晶体管511和MOS晶体管515以及位于行线R2和列线C1交叉点的MOS半晶体管521和MOS晶体管525是在p阱有源区710以下面的方式形成的。形成一层超薄栅氧化层702后进行多晶硅淀积和掺杂。其图形制作是用具有图形如R1，S1和R2的栅掩模板光刻出的，这些图形结构用作选择晶体管515、525、516和526的栅极以及半晶体管511、521、512和522的栅极。各个源区和漏区通过使用负性轻掺杂漏(“NLDD”)工艺步骤(注入、隔离和n+源/漏注入)来形成，制作出n+区712、714、716和718(图7)。使用一块具有图形610、616、620和626(图6)的接触掩模板进行光刻形成到漏极712和718(图7)以及到其它漏极(未示出)的接触通孔。金属掩模板包括标有C1和C2(图6)的虚线图形，用来形成列线如C1和C2，列线与多晶硅行线如R1、R2、R3和R4以及多晶硅源线如S1垂直。存储器500中的其它晶体管—半晶体管对用同样的方法同时形成。
现在参照图8所示的说明性电压来说明存储器阵列100的工作原理。需要理解的是这些电压是说明性的，在不同的应用中或当使用不同的工艺技术时，很可能就要使用不同的电压。在编程时，存储器阵列100中的各个存储器单元就暴露在四种可能的电压组合的一种情况下，这些电压表示在图8的801、802、803和804线条上；写电压表示在805、806、807和808线条上。
假定选择的行和列(“SR/SC”)是R1和C1，用它来对晶体管115和半晶体管111组成的存储器单元进行编程。正如线条801所示的那样，在行线R1上的电压是2.5V，在源线S1上的电压是0V，足以使晶体管115导通，使晶体管115的漏极变成0V。在列线C1上的电压是7.0V，它在半晶体管111的两端造成一个7V的电位差。半晶体管111中的栅氧化层212是设计成在这个电位差下击穿、从而对存储器单元进行编程的。当半晶体管被击穿时，获得的导电通路有足够的电阻率来阻止晶体管115的栅氧化层212退化或击穿。作为一个例子，在某些器件中，晶体管115的沟道电阻大约在10kΩ左右，而击穿氧化层的电阻却大于100kΩ。
假定R1和C1是选择的行和列，考虑一下这个选择对于位于选择的行和未选择的列(“SR/UC”)交叉点由晶体管116和半晶体管112所构成的存储器单元的影响。正如802线上所示那样，在行线R1上的电压是2.5V，在源线S1上的电压是0V，足以使晶体管116导通并使晶体管115的漏极变成0V。然而，在列线C1上的电压是0V，这会使半晶体管112的两端产生一个0V的电位差。存储器单元不能编程。
假设R1和C1是选择的行和列，考虑一下这个选择对于位于未选择的行和选择的列(“UR/SC”)交叉点由晶体管121和半晶体管125构成的存储器单元的影响。正如803线条所示那样，行线R1上的电压是0V，源线S1上的电压是0V，于是晶体管121不导通，而且晶体管121和半晶体管125之间的节点浮置。在列线C1上的电压是7.0V，这使半晶体管125两端产生一个不到4V的电位差。存储器单元不编程，而这个没有任何电流流动的不到4V的电位差不足以使半晶体管125或晶体管121中的栅氧化层出现损伤或者衰降。
假定R1和C1是选择的行和列，考虑一下这个选择对于位于未选择的行和未选择的列(“UR/UC”)交叉点由晶体管122和半晶体管126所构成的存储器单元的影响。正如804线上所示那样，在行线R2上的电压是0V，在源线S1上的电压是0V，所以晶体管122不导通。在列线C2上的电压也是0V，所以在半晶体管126两端没有电位差。存储器单元不编程。
存储器阵列100的读出方式如下：在选择的行(“SR”)上加一个2.5V的读选电压，在选择的列(“SC”)上加一个1.5V的读选电压。所有其它未选择的行(”UR”)和未选择的列(“UC”)设置为0V。假定R1和C1是选择的行。正如805线上所示那样，通过行线R1给晶体管115的栅极加上一个2.5V的读选电压，通过源线S1给源极加上一个0V，使电流从列线C1被吸收。列线C1上的电压为1.5V，表明存储器单元已被编程。如果存储器单元未被编程，就不会有电流的流动，指示存储器单元未被编程。
在交叉点的存储器单元如果具有未选择行或者未选择列就不会吸收电流。正如806的线所示的一条选择行线和一条选择列线的情况一样，给存储器单元中的晶体管的栅极加上2.5V的电压，但是由于在列线上的电压是0V，所以没有电流流动。正如807线上所示的一条未选择行线和一条选择的列线的情况那样，加在存储器单元中晶体管栅极上的电压是0V。虽然列线上存在的电压是1.5V，但晶体管保持关态，所以没有电流流动。正如808线上所示的一条未选择行线和一条未选择列线的情况那样，加在存储器单元中晶体管的栅极上的电压是0V，而且在列线上存在的电压是0V，所以没有电流流动。
现在参照图9和10所示的电压来说明存储器阵列500的工作原理。这些电压是说明性的，在不同的应用中或当使用不同的工艺技术时，很可能就要使用不同的电压。还要指出的是，虽然在图8、9和10的表中所列的电压值是不同的，但这些电压值后面的原理是一样的，这说明了有用电压的广度。
先来考虑图9表中所列的说明性编程电压。在半晶体管具有一层超薄栅介质但选择晶体管是栅氧化层厚度大于50埃的输入/输出器件的情况下这些电压是合适的。在编程时，存储器阵列500中的各个存储器单元就暴露在四中可能的电压组合中的一种情况下，这在图9的901线、902线、903线和904线上示出。所有电压组合的一个共同点就是源线S1的电压值为0V。
假定选择的行和列(“SR/SC”)是R1和C1，这种选择将用来对晶体管515和半晶体管511构成的存储器单元进行编程。正如901线上所示的那样，在行线R1上的电压是7.0V，在列线C1上的电压是7.0V。这就使栅极和漏极上出现7.0V的电压，足以使晶体管515导通。晶体管515的源极升到7.0V，使晶体管515两端稍微有一点电压降，从而使半晶体管511的两端出现一个6.6V的电位差。半晶体管511中的栅氧化层712是设计成在这个电位差下击穿从而对存储器单元进行编程的。当半晶体管511击穿时，获得的导电通路具有足够的电阻率来阻止晶体管515的栅氧化层712出现退化或者击穿。
设R1和C1是选择的行和列，考虑这种选择对于位于选择的行和未选择列(“SR/UC”)交叉点由晶体管516和半晶体管512构成的存储器单元的影响。正如902线上所示那样，在行线R1上的电压是7.0V，在列线C1上的电压是0V。这使栅极上的电压为7.0V，足以使晶体管516导通，并使晶体管516源极上的电压与列线C2上的电压大致相同，即0V。因为半晶体管512两端的电位差约为0V，所以存储器单元不编程。
设R1和C1为选择的行和列，考虑这种选择对于位于未选择行和选择列(“UR/SC”)交叉点由晶体管525和半晶体管521构成的存储器单元的影响。正如903线上所示的那样，行线R2上的电压是0V，列线C1上的电压是7.0V。这使得栅极上的电压为0V，漏极上的电压为7.0V。虽然在漏极上的电位和源线S1上的电位间有7.0V的电压差大致在晶体管525和半晶体管125之间平分，并使半晶体管521的氧化层两端出现不到4V的电位差，但晶体管525不导通。存储器单元不编程，没有任何电流流动的不到4V的电位差不足以使半晶体管521或晶体管525的栅氧化层出现损伤或衰降。
设R1和C1为选择的行和列，考虑这种选择对位于未选择的行和未选择的列(“UR/UC”)交叉点由晶体管526和半晶体管522构成的存储器单元的影响。正如904线上所示出的那样，在行线R2上的电压是0V，在列线C2上的电压为0V，所以晶体管526不导通。在源线S1上的电压也是0V，所以在半晶体管522的两端没有电位差。因此，存储器单元不编程。
然后考虑图10的表中所列的说明性编程电压。对于半晶体管和选择晶体管都具有超薄栅氧化层的情况下，这些电压值是合适的。在编程时，存储器阵列500中的各个存储器单元就暴露在四种电压组合中的一种情况下。在图10中的1001线、1002线、1003线和1004线上示出了这种情况。所有的电压组合的一个共同点就是源线S1上的电压值都是-5V。
设R1和C1是所选择的行和列(“SR/SC”)，这种选择将用于对由晶体管515和半晶体管511构成的存储器单元进行编程。正如1001线上所示的那样，在行线R1上的电压是2.5V，在列线C1上的电压是2.5V。这就使栅极和漏极上出现了2.5V的电压，足以使晶体管515导通。晶体管515的源极被升到2.5V，使晶体管515两端出现了轻微的电压降，从而使半晶体管511的两端出现6.6V的电位差。半晶体管511中的栅氧化层712是设计成在这个电位差下击穿、从而对存储器单元编程的。当半晶体管511击穿时，获得的导电通路具有足够的电阻率来阻止晶体管515的栅氧化层712出现击穿或衰降。
设R1和C1为所选择的行和列，考虑这种选择对位于所选择的行和未选择的列(“SR/UC”)交叉点由晶体管516和半晶体管512构成的存储器单元的影响。正如1002线上所示的那样，在行线R1上的电压是2.5V，在列线C1上的电压是0V，这就使栅极上的电压为2.5V，足以使晶体管516导通，并使晶体管516的源极电压升到约为列线C2上的电压值，即0V。由于半晶体管512两端的电位差大约为4.0V，所以存储器单元不编程。
设R1和C1为所选择的行和列，考虑这种选择对位于未选择的行和选择的的列(“UR/SC”)交叉点由晶体管525和半晶体管521构成的存储器单元的影响。正如1003线上所示的那样，在行线R2上的电压是0V，在列线C1上的电压是2.5V。这就使栅极上的电压为0V，源极上的电压为2.5V。晶体管525不导通，虽然漏极上的电位和源线S1上的电位有约6.5V的电位差并且大致均分在晶体管525和半晶体管125上使半晶体管521的氧化层两端出现不到4V的电位差。存储器单元不编程，这个在没有任何电流流动的情况下不到4V的电位差不足以对半晶体管521或者晶体管525中的栅氧化层造成损伤或者衰降。
设R1和C1为所选择的行和列，考虑这种选择对位于未选择的行和未选择的列(“UR/UC”)交叉点由晶体管526和半晶体管522构成的存储器单元的影响。正如1004线上所示的那样，在行线R2上的电压是0V，在列线C2上的电压是0V，所以晶体管526不导通。由于在源线S1上的电压是-4.5V，所以在半晶体管522两端出现的电位差小于4V。存储器单元不编程。这个在没有任何电流流动的情况下不到4V的电位差不足以使半晶体管522或晶体管526中的栅氧化层出现损伤或者衰降。
无论用不用图9或图10表中列出的编程电压，存储器阵列500都是以下面的方式读出的。给所选择的行(“SR”)加上一个2.5V的读选电压并给所选择的列(“SC”)加上一个1.5V的行读选电压。所有其它未选择的列(“UC”)置于0V。假定R1和C1为所选择的行和列(”SR/SC”)并且由晶体管515和半晶体管511构成的存储器单元已经编程。正如905线和1005线上所示的那样，通过行线R1给晶体管515的栅极加上一个2.5V的读选电压并通过列线C1给漏极加上一个1.5V的电压就会使电流从列线C1被吸收表明存储器单元已被编程。如果存储器单元未被编程，就不会有电流流动，表明存储器单元未被编程。
在交叉点有一个未选择的行或者未选择的列的情况下，不会有电流被存储器单元吸收。正如906线和1006线所示的一条选择行和一条为选择列的情况那样，存储器单元中晶体管的栅极加上了2.5V，但在列线上存在的电压是0V，所以不会有电流流动。正如907线和1007线上所示出的一条未选择行线和一条选择列线的情况那样，加在存储器单元中晶体管栅极上的电压是0V。虽然在列线上出现的电压是1.5V，但没有电流流动，因为晶体管保持关态。正如908线和1008线上所示的一条未选择行线和一条未选择列线的情况那样，加在存储器单元晶体管栅极上的是0V，并且列线上的电压是0V，所以没有电流流动。
除了存储器阵列100(图1)和500(图5)所示的存储器单元外，在应用的文献中对氧化层击穿进行了各种研究。这些研究指出了击穿超薄介质的合适电压，并确定击穿是可控的。当超薄栅氧化层暴露于电压感应的应力下时，栅氧化层中就会出现击穿。虽然导致栅氧化层本征击穿的确切机制还不清楚，但击穿过程是一个通过软击穿(“SBD”)到硬击穿(“HBD”)阶段的渐进过程。一种击穿原因被认为是氧化层的缺陷中心。这些缺陷中心可以单独起作用引起击穿，或者俘获电荷从而引起局部的高电场和大电流和一种导致热逃逸的正反馈条件。改进制造工艺可减少这种氧化层缺陷从而减少这种击穿的出现。击穿的另一个原因被认为是即使在无缺陷的氧化层中各种中心的电子和空隙俘获，这种俘获也可导致热逃逸。
Rasras等人进行了一项载流子分离实验，表明栅极加正偏压时衬底中电子的电离碰撞是衬底空隙电流的主要来源。Mahmoud Rasras，Ingrid De Wolf，Guido Groeseneken，Robin Degraeve，Herman e.Maes，Substrate Hole Current Origin after Oxide Breakdown，IEDM 00-537，2000.通过一种涉及到沟道反型的装置在超薄氧化层上进行了一项恒压应力实验，表明SBD(软击穿)和HBD(硬击穿)都可用来存储数据，并且通过控制栅氧化层存储元件的应力时间就可获得所需要的SBD或HBD程度。图11示出了该实验装置的断面示意图。恒压应力对于超薄栅氧化层的影响示于图12，图中的x轴是时间，以秒为单位；y轴是电流，以安培为单位。X轴和y轴成对数关系。图12示出了在恒压应力下软击穿和硬击穿前后测量的栅极电流和衬底空隙电流。在大致12.5秒的时间内，总电流很稳定，主要成分为电子电流，正如Ig所测量的那样。漏泄电流可认为是Fowler-Nordheim(“FN”)隧道效应和应力感应的漏泄电流(“SILC”)。在大约12.5秒的时间处，观察到测量的衬底空隙电流有一个大的跳跃，它是建立起软击穿(”SBD”)的一个信号。从12.5秒到大约19秒处，在这一新的电平上总电流基本保持恒定，尽管衬底电流有些波动。在大约19秒处，电子电流和衬底电流都有一个大的跳跃，表明建立起了硬击穿(“HBD”)。从图10可见，通过控制栅氧化层存储元件经受应力的时间可以获得所期望的SBD和HBD程度。
Sune等人研究了超薄二氧化硅膜中的后SBD传导。Jordi Sune，Enrique Miranda，Post Soft Breakdown conduction in SiO2 Gate Oxides，IEDM 00-533，2000.图13示出了超薄栅氧化层在衰降时电流—电压(“I-V”)特性的各个阶段。图中，x轴是以对数关系表示的电压，以伏为单位；y轴是以对数关系表示的电流，以安培为单位。从图13可见，可用来对栅氧化层存储元件进行编程的电压值范围很宽，而且SBD或者HBD都可用来在栅氧化层存储元件中存储信息。图中还示出了几种后击穿I-V特性，可以看出从SBD到HBD的变化过程。在SBD和HBD处产生的漏泄电流以及在这两种极端情况之间的中间情形下产生的漏泄电流大致与2.5V到6V范围的电压值成线性关系。
Wu等人研究了超薄氧化层的电压对电压加速的关系。E.Y Wu et al.，Voltage-Dependent Voltage-Acceleration of Oxide Breakdown for Ultra-Thin Oxides，IEDM 00-541，2000.图14示出了在氧化层厚度从2.3nm到5.0nm变化的n-沟FETs(反型)上测量的63％分布处的击穿时间对半对数标度栅压的关系。这些分布总的来说一致的而且是线性的，表明这种过程是可控的。
Miranda等人在检测到连续击穿事件后对氧化层厚度为3nm、面积为6.4×10-5cm2的nMOSFET器件进行了I-V特性测量。Miranda et al.，“Analytic Modeling of LeakageCurrent Through Multiple Breakdown Paths in SiO2 Films”，IEEE 39th Annual InternationalReliabilty Physics Symposium，Orlando，FL，2001，pp 367-379.图15表明这些测量结果对应于线性区，其中“N”是导电沟道数。这些结果非常线性，表明通路基本上是阻性的。
图1所示的存储器阵列100实际上是一种存储器集成电路的一部分，它包括许多其它大家所熟知的元件，比如说读出放大器、上拉电路、字线放大器、读出放大器、译码器、电压倍增器等等。图16示出了一个说明性存储器1600，它包括一个控制逻辑1602、一个地址锁存器1604、一个高压泵1606、一个Y译码器1608、一个X译码器1610、一个输入/输出缓冲器1612、一个读出放大器1614、和一个存储器单元阵列1616。存储器阵列看起来象存储器阵列100或者存储器阵列500。高压泵1606在某些布局设计中是有用的，比如说图8和9的表中所示的需要如7.0V那样的高编程电压的情况。高压只供给所需要的线；在图16中，只在列或者Y线上才需要高压，如图8的表中所指出的布局所要求的那样。由于这些元件以及这些元件与存储器阵列的一起应用都是工艺界所熟知的，而且工作参数都很确定，所以在这里不予详述。需要指出的是存储器1600只是说明性的，因为必要时可能需要使用许多其它技术来对存储器阵列进行寻址、将数据传入或传出存储器阵列、供应存储器阵列所需要的各种工作电压等等。
采用存储器阵列100的存储器最好是用先进的工艺来制作，这种先进的工艺必须能够制作出n型栅控器件、p型栅控器件、或者两种器件同时制作，制作出的栅介质必须足够薄以便在实际的使用时间里采用一个低于结压的电压或者现今最厚的氧化层击穿电压使其经受应力达到软击穿(SBD)或者硬击穿(HBD)。先进的CMOS逻辑工艺就非常适合，这些工艺在文献中都有叙述；例如，1997年12月23日颁发给Lee等人的美国专利(专利号：5,700,729)。能够提供使用这些工艺的加工服务有许多不同的制造厂家，包括：位于台湾新竹和加州圣何塞的台湾半导体制造有限公司(“TSMC”)；台湾新竹的联合微电子公司(“UMC”)：位于新加坡和加州圣何塞的特许半导体股份有限公司。然而，采用不同光刻技术的MOS工艺有许多种，但任何一种都可以使用，包括但不限于当前通常使用的0.25μm、0.18μm、0.15μm和0.13μm光刻技术以及将来要普遍使用的0.10μm甚至更好的光刻技术。
这里所述的各种存储器单元中使用的各种MOS晶体管、MOS半晶体管和MOS电容在多数情况下都是一些正常的低压逻辑晶体管。如果采用0.25μm工艺，这些晶体管的超薄栅氧化层厚度在比如说50埃左右；如果采用0.13μm工艺，这些晶体管的超薄栅氧化层厚度在比如说20埃左右。这样一种超薄栅氧化层两端上的电压在编程时可暂时大大高于Vcc，对于用0.25μm工艺制造的集成电路来说Vcc一般为2.5V；对于用0.13μm工艺制造的集成电路来说，Vcc一般为1.2V。这样的超薄氧化层一般能够经受4或5V的电压而不会降低晶体管性能。当存储器阵列加上电压时如果其单元的选择晶体管暴露于4V以上的电压(图9表中所列的电压就是这种情况)，那么单元的选择晶体管最好采用较厚的栅氧化层来制作而半晶体管或电容则采用超薄栅氧化层来制作。许多CMOS逻辑工艺都能形成超薄栅氧化层和用于输入/输出(“I/O”)的较厚的氧化层。例如，较厚的氧化层对于3.3V I/O的集成电路来说约为70埃，对于2.5V I/O的集成电路来说约为50埃。
这里所述的发明说明及其应用只是说明性的，并不是要限制发明范围。对这里披露的一些体现可能有许多变种和修改，在工艺界具有普通技能的人都知道这些体现中各种元件的实际替代品和等效品。例如，各个例子中采用的各种电压只是说明性的，因为人们在一个电压范围中选择一个精确的电压值是有分歧的，而且在任何一种情况下电压值都与器件特性有关。为了叙述存储器中通常使用的线条种类，使用了行线、列线和源线等词语，但有些存储器对这些词语可有另外的叫法。一般来讲，行线可看成是一种特殊的选线，列线和源线可看成是一种特殊的存取线。对这里披露的体现进行的这些和其它一些改变和修改不会偏离本发明的范围和精神。