《跨导增强电路单元及晶体振荡器电路.pdf》由会员分享，可在线阅读，更多相关《跨导增强电路单元及晶体振荡器电路.pdf（8页珍藏版）》请在专利查询网上搜索。
1、10申请公布号CN104104331A43申请公布日20141015CN104104331A21申请号201310130628922申请日20130415H03B5/0020060171申请人深圳先进技术研究院地址518055广东省深圳市南山区西丽大学城学苑大道1068号72发明人盛亮亮张金勇黄实蔡锦和王磊74专利代理机构深圳市科进知识产权代理事务所普通合伙44316代理人宋鹰武54发明名称跨导增强电路单元及晶体振荡器电路57摘要一种跨导增强电路单元包括五个源极和衬底接地的NMOS管及源极和衬底接电源的PMOS管；第一NMOS管和第一PMOS管栅极相连构成输入端，漏极和第二NMOS管漏极相连；。
2、第二NMOS管栅极和漏极相连且接第三NMOS管栅极，并通过电阻连接第二PMOS管漏极；第三NMOS管漏极和第四PMOS管漏极相连；第四NMOS管栅极和漏极相连且接第五NMOS管栅极及第三PMOS管漏极；第五NMOS管漏极和第五PMOS管漏极相连构成输出端；第一PMOS管漏极接第二PMOS管漏极；第二PMOS管栅极和漏极相连且接第三PMOS管栅极；第四PMOS管栅极和漏极相连且接第五PMOS管栅极。另外提供晶体振荡器电路。51INTCL权利要求书1页说明书4页附图2页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图2页10申请公布号CN104104331ACN1041。
3、04331A1/1页21一种跨导增强电路单元，其特征在于，所述跨导增强电路单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管及电阻；所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管及所述第五NMOS管的源极和衬底均接地；所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管及所述第五PMOS管的源极和衬底均接电源；所述第一NMOS管的栅极和所述第一PMOS管的栅极相连构成所述跨导增强电路单元的输入端，漏极和所述第二NMOS管的。
4、漏极相连；所述第二NMOS管的栅极和漏极相连且连接于所述第三NMOS管的栅极，并通过所述电阻连接于所述第二PMOS管的漏极；所述第三NMOS管的漏极和所述第四PMOS管的漏极相连；所述第四NMOS管的栅极和漏极相连且连接于所述第五NMOS管的栅极及所述第三PMOS管的漏极；所述第五NMOS管的漏极和所述第五PMOS管的漏极相连构成所述跨导增强电路单元的输出端；所述第一PMOS管的漏极连接于所述第二PMOS管的漏极；所述第二PMOS管的栅极和漏极相连，且连接于所述第三PMOS管的栅极；所述第四PMOS管的栅极和漏极相连，且连接于所述第五PMOS管的栅极。2一种晶体振荡器电路，其特征在于，所述晶体。
5、振荡器电路包括如权利要求1所述的跨导增强电路单元、偏置电流单元、反相放大器单元、电流感应单元、输出放大单元及反馈检测单元；所述偏置电流单元和所述反相放大器单元相连；所述跨导增强电路单元和所述反相放大器单元、所述电流感应单元、所述输出放大单元及所述反馈检测单元均分别连接；所述输出放大单元和所述反馈检测单元相连。3如权利要求2所述的晶体振荡器电路，其特征在于，所述偏置电流单元包括第六PMOS管，所述反相放大器单元包括第六NMOS管，所述电流感应单元包括第七NMOS管和第七PMOS管；所述第六PMOS管的源极和衬底连接于所述第七PMOS管的源极和衬底，且连接于所述第一PMOS管、所述第二PMOS管、。
6、所述第三PMOS管、所述第四PMOS管及所述第五PMOS管的衬底，且均接电源；所述第六NMOS管的源极和衬底连接于所述第七NMOS管的源极和衬底，且接地；所述第六PMOS管的栅极和所述第七PMOS管的栅极相连，漏极连接于所述第六NMOS管的漏极；所述第七PMOS管的漏极连接于所述输入端及所述第七NMOS管的漏极；所述第六NMOS管的栅极和所述第七NMOS管的栅极相连，并接所述晶体振荡器电路的输入信号。4如权利要求2所述的晶体振荡器电路，其特征在于，所述晶体振荡器电路进一步包括第八NMOS管和第八PMOS管；所述第八NMOS管的源极和衬底均接地，漏极接所述第一NMOS管、所述第二NMOS管、所述。
7、第三NMOS管、所述第四NMOS管及所述第五NMOS管的源极，栅极接反馈控制信号，所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管及所述第五NMOS管的衬底均接地；所述第八PMOS管的源极和衬底均连接于电源，漏极接所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管及所述第五PMOS管的源极，栅极接反馈控制信号，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管及所述第五PMOS管的衬底均连接于电源。5如权利要求2所述的晶体振荡器电路，其特征在于，所述输出放大单元包括CMOS反相器。6如权利要求4所述的晶体振荡。
8、器电路，其特征在于，所述反馈检测单元检测所述输出放大单元的输出信号的幅度，并输出所述反馈控制信号。权利要求书CN104104331A1/4页3跨导增强电路单元及晶体振荡器电路技术领域0001本发明涉及模拟集成电路领域，尤其一种涉及跨导增强电路单元及具有该跨导增强电路单元的晶体振荡器电路。背景技术0002由于电池电源供电的电子系统的应用越来越广泛，电池能否长时间有效供电成为一个需求，为尽可能地延长电池的使用时间，需要设计出低功耗的电路。晶体振荡电路作为一个时钟产生模块几乎存在于每一个系统及芯片（SYSTEMONACHIP，SOC），而晶体振荡器的启动需要较长的时间，对于低频晶体振荡器通常需要几百。
9、毫秒甚至秒，因此低电压低功耗快速启动时间成为一个设计趋势。0003对于晶体振荡器应用，传统的晶体荡器电路结构如图1所示，包括反相放大器INV、反馈电阻RF、石英振荡晶体X1、负载电容C1和C2，其中，反馈电阻RM用于建立反相放大器INV的直流工作电压，负载电容C1和C2用于调整晶振使并联谐振频率接近串联谐振频率，振荡核一般采用临界跨导GMCRIT，即适合晶体振荡的最小跨导来设计，其中GMCRIT2C1C2RM1CPC1C2/C1C2，其中C1、C2为晶体振荡器输入输出端的负载电容，RM为石英振荡晶体X1的动态电阻（MOTIONALRESISTANCE），CP为石英振荡晶体X1的静态电容（STA。
10、TICCAPACITANCE），为石英振荡晶体X1的谐振频率。具体电路一般采用该最小跨导的至少五倍作为最佳跨导（GMOP5GMCRIT），以保证在各种制程下有较好的启动速度。目前，为了尽量提高GM值，组成反相放大器INV的MOS管尺寸往往比较大，由此才能保证晶振稳定工作。但是，采用大尺寸的MOS管设计，往往会导致占用较大的版图面积，并且在晶体进入稳态工作以后，还会造成较大的电路功耗浪费。发明内容0004针对上述问题，本发明的目的是提供一种结构简单、可减小启动时间、用于低电压低功耗的低频晶体振荡器的跨导增强电路单元及具有该跨导增强电路单元的晶体振荡器电路。0005一种跨导增强电路单元，其包括第一。
11、NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管及电阻；所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管及所述第五NMOS管的源极和衬底均接地；所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管及所述第五PMOS管的源极和衬底均接电源；所述第一NMOS管的栅极和所述第一PMOS管的栅极相连构成所述跨导增强电路单元的输入端，漏极和所述第二NMOS管的漏极相连；所述第二NMOS管的栅极和漏极相连且连接于所述第三NMOS管的栅极，并通过所。
12、述电阻连接于所述第二PMOS管的漏极；所述第三NMOS管的漏极和所述第四PMOS管的漏极相连；所述第四NMOS管的栅极和漏极相连且连接于所述第五NMOS管的栅极及所述第三PMOS管的漏极；所述第五NMOS管的漏极和所述第五PMOS管的漏极相连构成所述跨导增说明书CN104104331A2/4页4强电路单元的输出端；所述第一PMOS管的漏极连接于所述第二PMOS管的漏极；所述第二PMOS管的栅极和漏极相连，且连接于所述第三PMOS管的栅极；所述第四PMOS管的栅极和漏极相连，且连接于所述第五PMOS管的栅极。0006本发明另外提供一种晶体振荡器电路，其包括上述跨导增强电路单元、偏置电流单元、反相。
13、放大器单元、电流感应单元、输出放大单元及反馈检测单元；所述偏置电流单元和所述反相放大器单元相连；所述跨导增强电路单元和所述反相放大器单元、所述电流感应单元、所述输出放大单元及所述反馈检测单元均分别连接；所述输出放大单元和所述反馈检测单元相连。0007本发明一较佳实施方式中，所述偏置电流单元包括第六PMOS管，所述反相放大器单元包括第六NMOS管，所述电流感应单元包括第七NMOS管和第七PMOS管；所述第六PMOS管的源极和衬底连接于所述第七PMOS管的源极和衬底，且连接于所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管及所述第五PMOS管的衬底，且均接电源；所述第。
14、六NMOS管的源极和衬底连接于所述第七NMOS管的源极和衬底，且接地；所述第六PMOS管的栅极和所述第七PMOS管的栅极相连，漏极连接于所述第六NMOS管的漏极；所述第七PMOS管的漏极连接于所述输入端及所述第七NMOS管的漏极；所述第六NMOS管的栅极和所述第七NMOS管的栅极相连，并接所述晶体振荡器电路的输入信号。0008本发明一较佳实施方式中，所述晶体振荡器电路进一步包括第八NMOS管和第八PMOS管；所述第八NMOS管的源极和衬底均接地，漏极接所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管及所述第五NMOS管的源极，栅极接反馈控制信号，所述第一NMOS管。
15、、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管及所述第五NMOS管的衬底均接地；所述第八PMOS管的源极和衬底均连接于电源，漏极接所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管及所述第五PMOS管的源极，栅极接反馈控制信号，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管及所述第五PMOS管的衬底均连接于电源。0009本发明一较佳实施方式中，所述输出放大单元包括CMOS反相器。0010本发明一较佳实施方式中，所述反馈检测单元检测所述输出放大单元的输出信号的幅度，并输出所述反馈控制信号。0011相较于现有技术，本发明提供。
16、的具有所述跨导增强电路单元10的晶体振荡器电路100能够在上电起始阶段，利用所述跨导增强电路单元10实现较大的跨导，达到较大的增益，加速晶体的启动；而且上电以后可以通过关闭所述跨导增强电路单元10，来实现降低功耗。此外，所述晶体振荡器电路100无采用大尺寸的MOS管设计，避免占用占用较大的版图面积。0012上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举实施例，并配合附图，详细说明如下。附图说明0013图1为现有晶体荡器电路结构的示意图。0014图2为本发明一实施例提供的晶体。
17、振荡器电路的结构简图。说明书CN104104331A3/4页50015图3为图2所示晶体振荡器电路中跨导增强电路单元的电路图。0016图4为图2所示晶体振荡器电路的电路图。具体实施方式0017下面结合附图及具体实施例对本发明作进一步详细的说明。0018请参阅图2，本发明一实施例提供一种晶体振荡器电路100，其包括跨导增强电路单元10、偏置电流单元20、反相放大器单元30、电流感应单元40、输出放大单元50及反馈检测单元60。所述跨导增强电路单元10和所述反相放大器单元30、所述电流感应单元40、所述输出放大单元50及所述反馈检测单元60均分别连接；所述偏置电流单元20和所述反相放大器单元30相。
18、连；所述输出放大单元50和所述反馈检测单元60相连。0019请一并参阅图3，所述跨导增强电路单元10包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5及电阻RM。所述第一NMOS管N1、所述第二NMOS管N2、所述第三NMOS管N3、所述第四NMOS管N4及所述第五NMOS管N5的源极和衬底均接地，即所述第一NMOS管N1、所述第二NMOS管N2、所述第三NMOS管N3、所述第四NMOS管N4及所述第五NMOS管N5的源极和衬底均相对处于低电势。
19、。所述第一PMOS管P1、所述第二PMOS管P2、所述第三PMOS管P3、所述第四PMOS管P4及所述第五PMOS管P5的源极和衬底均接电源VDD，即所述第一PMOS管P1、所述第二PMOS管P2、所述第三PMOS管P3、所述第四PMOS管P4及所述第五PMOS管P5的源极和衬底均相对处于高电势。所述第一NMOS管N1的栅极和所述第一PMOS管P1的栅极相连构成所述跨导增强电路单元10的输入端VIN，漏极和所述第二NMOS管N2的漏极相连。所述第二NMOS管N2的栅极和漏极相连且连接于所述第三NMOS管N3的栅极，并通过所述电阻RM连接于所述第二PMOS管P2的漏极。所述第三NMOS管N3的漏。
20、极和所述第四PMOS管P4的漏极相连。所述第四NMOS管N4的栅极和漏极相连且连接于所述第五NMOS管N5的栅极及所述第三PMOS管P3的漏极。所述第五NMOS管N5的漏极和所述第五PMOS管P5的漏极相连构成所述跨导增强电路单元10的输出端VO。所述第一PMOS管P1的漏极连接于所述第二PMOS管P2的漏极。所述第二PMOS管P2的栅极和漏极相连，且连接于所述第三PMOS管P3的栅极。所述第四PMOS管P4的栅极和漏极相连，且连接于所述第五PMOS管P5的栅极。0020请参阅图4，所述偏置电流单元20包括第六PMOS管P6；所述反相放大器单元30包括第六NMOS管N6；所述电流感应单元40包。
21、括第七NMOS管N7和第七PMOS管P7。0021所述第六PMOS管P6的源极和衬底连接于所述第七PMOS管P7的源极和衬底，且连接于所述第一PMOS管P1、所述第二PMOS管P2、所述第三PMOS管P3、所述第四PMOS管P4及所述第五PMOS管P5的衬底，且均接电源，即所述第六PMOS管P6的源极和衬底及所述第七PMOS管P7的源极和衬底均连接所述电源VDD，相对处于高电势。所述第六NMOS管N6的源极和衬底连接于所述第七NMOS管N7的源极和衬底，且接地，即所述第六NMOS管N6的源极和衬底及所述第七NMOS管N7的源极和衬底均连接于所述第一NMOS管N1、所述第二NMOS管N2、所述第。
22、三NMOS管N3、所述第四NMOS管N4及所述第五NMOS管N5的衬底，并接地，相对处于低电势。所述第六PMOS管P6的栅极和所述第七PMOS管P7的栅极相连，漏极连接于所述第六NMOS管N6的漏极。所述第七PMOS管P7的漏极连接于所述跨导增强电路说明书CN104104331A4/4页6单元10的输入端VIN及所述第七NMOS管N7的漏极，即所述第七NMOS管N7的漏极也连接于所述跨导增强电路单元10的输入端VIN。所述第六NMOS管N6的栅极和所述第七NMOS管N7的栅极相连，并接所述晶体振荡器电路100的输入信号XI，即感应晶振信号XI。0022进一步地，所述晶体振荡器电路100包括第八。
23、NMOS管N8和第八PMOS管P8。所述第八NMOS管N8的源极和衬底均接地，即处于相对低电势，栅极接反馈控制信号EN，漏极接所述第一NMOS管N1、所述第二NMOS管N2、所述第三NMOS管N3、所述第四NMOS管N4及所述第五NMOS管N5的源极；所述第一NMOS管N1、所述第二NMOS管N2、所述第三NMOS管N3、所述第四NMOS管N4及所述第五NMOS管N5的衬底均接地，即均处于相对低电势。所述第八PMOS管P8的源极和衬底均连接于电源VDD，即相对处于高电势，栅极接反馈控制信号ENB，漏极接所述第一PMOS管P1、所述第二PMOS管P2、所述第三PMOS管P3、所述第四PMOS管P。
24、4及所述第五PMOS管P5的源极；所述第一PMOS管P1、所述第二PMOS管P2、所述第三PMOS管P3、所述第四PMOS管P4及所述第五PMOS管P5的衬底均连接于电源VDD，即均处于相对高电势。0023本实施例中，所述输出放大单元50包括CMOS反相器（图未示），所述反馈检测单元60检测所述输出放大单元50的输出信号的幅度，并输出所述反馈控制信号EN/ENB。0024可以理解的是，所述晶体振荡器电路100中，所述第五NMOS管N5的漏极和所述第五PMOS管P5的漏极相连处，以及所述第六PMOS管P6的漏极和所述第六NMOS管N6的漏极相连处，均构成输出节点XO。0025利用具有所述跨导增强。
25、电路单元10的晶体振荡器电路100，在电源VDD上电后，启动电路给所述偏置电流单元20提供电流，所述反相放大单元30在所述电流感应单元40和所述跨导增强电路单元10的作用下加速启动速度，当电路稳定后通过反馈控制信号EN/ENB来关闭所述跨导增强电路单元10，由此，可使晶体振荡器电路100的晶体在启动以后功耗大大降低。0026相较于现有技术，具有所述跨导增强电路单元10的晶体振荡器电路100能够在上电起始阶段，利用所述跨导增强电路单元10实现较大的跨导，达到较大的增益，加速晶体的启动；而且上电以后可以通过关闭所述跨导增强电路单元10，来实现降低功耗。此外，所述晶体振荡器电路100无采用大尺寸的MOS管设计，避免占用占用较大的版图面积。0027以上所述，仅是本发明的实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。说明书CN104104331A1/2页7图1图2说明书附图CN104104331A2/2页8图3图4说明书附图CN104104331A。