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1、10申请公布号CN104134609A43申请公布日20141105CN104134609A21申请号201310164000022申请日20130503H01L21/265200601H01L29/0620060171申请人无锡华润微电子有限公司地址214135江苏省无锡市无锡太湖国际科技园菱湖大道180号2272发明人俞义长孙晓儒殷允超周宏伟74专利代理机构广州华进联合专利商标代理有限公司44224代理人邓云鹏54发明名称多层外延超级结架构的半导体器件及其制造方法57摘要本发明公开了一种多层外延超级结架构的半导体器件，包括第一掺杂类型的衬底和所述衬底上的第一掺杂类型的多层外延层，所述多层外。
2、延层内纵向形成有第二掺杂类型的柱状结构，所述多层外延层包括缓冲外延层和多层正常外延层，从所述缓冲外延层往上、所述缓冲外延层和正常外延层厚度逐渐递减。本发明还公开了一种多层外延超级结架构的半导体器件的制造方法。本发明有效地减少了外延层数，降低了生产周期和成本。且通过控制杂质分布及相应的结深，来减少器件工作时体二极管的存贮电荷，使反向恢复时间缩短。51INTCL权利要求书1页说明书4页附图4页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书4页附图4页10申请公布号CN104134609ACN104134609A1/1页21一种多层外延超级结架构的半导体器件的制造方法，包括下列。
3、步骤步骤一，在晶圆的第一掺杂类型的衬底上生长第一掺杂类型的缓冲外延层；步骤二，通过光刻和离子注入在所述缓冲外延层内形成第二掺杂类型的掺杂区；步骤三，去除所述缓冲外延层上的光刻胶并在所述缓冲外延层上生长第一掺杂类型的正常外延层；步骤四，通过光刻和离子注入在前一步骤的正常外延层内形成第二掺杂类型的掺杂区；步骤五，去除前一步骤形成的光刻胶并在前一步骤的正常外延层上再生长一层第一掺杂类型的正常外延层；多次重复所述步骤四和步骤五，得到多层第一掺杂类型的正常外延层，所述正常外延层的每一层内均形成有所述第二掺杂类型的掺杂区，从所述缓冲外延层往上、所述缓冲外延层和正常外延层厚度逐渐递减；所述离子注入的注入能量。
4、为50千电子伏350千电子伏；步骤六，在离所述衬底最远的一层正常外延层表面热生长场氧化层，并热推进使所有所述第二掺杂类型的掺杂区和相邻外延层内的第二掺杂类型的掺杂区在纵向上串在一起形成柱状的超级结结构。2根据权利要求1所述的多层外延超级结架构的半导体器件的制造方法，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型；所述第一掺杂类型的衬底为N衬底，所述离子注入的注入离子为硼离子。3根据权利要求1所述的多层外延超级结架构的半导体器件的制造方法，其特征在于，所述正常外延层共有5层，所述离子注入包括对所述缓冲外延层的一次注入和对所述正常外延层的前4层的各一次注入。4根据权利要求1所述的多层外。
5、延超级结架构的半导体器件的制造方法，其特征在于，所述热生长场氧化层的步骤是用炉管进行生长。5一种多层外延超级结架构的半导体器件，包括第一掺杂类型的衬底和所述衬底上的第一掺杂类型的多层外延层，所述多层外延层内纵向形成有第二掺杂类型的柱状结构，所述多层外延层包括缓冲外延层和多层正常外延层，其特征在于，从所述缓冲外延层往上、所述缓冲外延层和正常外延层厚度逐渐递减。6根据权利要求5所述的多层外延超级结架构的半导体器件，其特征在于，所述正常外延层共有5层。7根据权利要求5或6所述的多层外延超级结架构的半导体器件，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型；所述第一掺杂类型的衬底为N衬底。。
6、8根据权利要求7所述的多层外延超级结架构的半导体器件，其特征在于，所述第二掺杂类型的柱状结构的掺杂离子为硼离子。权利要求书CN104134609A1/4页3多层外延超级结架构的半导体器件及其制造方法技术领域0001本发明涉及半导体器件的制造方法，特别是涉及一种多层外延超级结架构的半导体器件，还涉及一种多层外延超级结架构的半导体器件的制造方法。背景技术0002当前的超级结（SUPERJUNCTION）架构主要包括两大类，一类是外延后进行光刻和注入P型杂质、多次反复该过程得到NP交错的超结柱；另一类是一次长出需要厚度的N型外延层，然后在外延层中刻蚀得到深沟槽，再于槽中形成P型硅，从而得到类似的超级。
7、结结构。0003对于前述前一种超级结结构，其内部存在一个体二极管，由于储存很高的反向恢复电荷QRR，造成器件的反向恢复特性很差。而且该结构的外延层数比较多，因而导致器件的制造成本较高、生产周期较长。发明内容0004基于此，为了解决传统的多层外延超级结结构的器件反向恢复特性较差、制造成本较高、生产周期较长的问题，有必要提供一种多层外延超级结架构的半导体器件的制造方法。0005一种多层外延超级结架构的半导体器件的制造方法，包括下列步骤步骤一，在晶圆的第一掺杂类型的衬底上生长第一掺杂类型的缓冲外延层；步骤二，通过光刻和离子注入在所述缓冲外延层内形成第二掺杂类型的掺杂区；步骤三，去除所述缓冲外延层上的。
8、光刻胶并在所述缓冲外延层上生长第一掺杂类型的正常外延层；步骤四，通过光刻和离子注入在前一步骤的正常外延层内形成第二掺杂类型的掺杂区；步骤五，去除前一步骤形成的光刻胶并在前一步骤的正常外延层上再生长一层第一掺杂类型的正常外延层；多次重复所述步骤四和步骤五，得到多层第一掺杂类型的正常外延层，所述正常外延层的每一层内均形成有所述第二掺杂类型的掺杂区，从所述缓冲外延层往上、所述缓冲外延层和正常外延层厚度逐渐递减；所述离子注入的注入能量为50千电子伏350千电子伏；步骤六，在离所述衬底最远的一层正常外延层表面热生长场氧化层，并热推进使所有所述第二掺杂类型的掺杂区和相邻外延层内的第二掺杂类型的掺杂区在纵向。
9、上串在一起形成柱状的超级结结构。0006在其中一个实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型；所述第一掺杂类型的衬底为N衬底，所述离子注入的注入离子为硼离子。0007在其中一个实施例中，所述正常外延层共有5层，所述离子注入包括对所述缓冲外延层的一次注入和对所述正常外延层的前4层的各一次注入。0008在其中一个实施例中，所述热生长场氧化层的步骤是用炉管进行生长。0009还有必要提供一种多层外延超级结架构的半导体器件。0010一种多层外延超级结架构的半导体器件，包括第一掺杂类型的衬底和所述衬底上说明书CN104134609A2/4页4的第一掺杂类型的多层外延层，所述多层外延层内纵向形。
10、成有第二掺杂类型的柱状结构，所述多层外延层包括缓冲外延层和多层正常外延层，从所述缓冲外延层往上、所述缓冲外延层和正常外延层厚度逐渐递减。0011在其中一个实施例中，所述正常外延层共有5层。0012在其中一个实施例中，所述第一掺杂类型为N型，所述第二掺杂类型为P型；所述第一掺杂类型的衬底为N衬底。0013在其中一个实施例中，所述第二掺杂类型的柱状结构的掺杂离子为硼离子。0014采用上述多层外延超级结架构的半导体器件的制造方法制造的半导体器件，由于硼离子采用高能量注入，通过控制杂质分布及相应的结深，来减少器件工作时体二极管的存贮电荷，使反向恢复时间缩短。因为注入的是高能量的硼，杂质离子注入深度更大。
11、，加上采用厚度逐渐递减的外延层结构，因此有效地减少了外延层数，降低了生产周期和成本。附图说明0015图1为一实施例中多层外延超级结架构的半导体器件的制造方法的流程图；0016图2A图2G为多层外延超级结架构的半导体器件的制造方法制造的器件在制造过程中的剖面示意图。具体实施方式0017为使本发明的目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。0018图1是一实施例中多层外延超级结架构的半导体器件的制造方法的流程图，包括下列步骤0019S11，在晶圆的N衬底上生长N型的缓冲外延层。0020请参见图2A，在N衬底110上生长一层较厚的N型缓冲外延层120。0021。
12、S12，通过光刻和离子注入在缓冲外延层内形成P型的掺杂区。0022请参见图2B，光刻形成掺杂区窗口后通过离子注入形成P型的掺杂区122（光刻胶在图2B中未示）。可以理解的，实际的器件在N型缓冲外延层120中需要形成多个掺杂区122，而不止图2B中所示的两个。0023S13，去除缓冲外延层上的光刻胶并在缓冲外延层上生长N型的第一正常外延层。0024S14，通过光刻和离子注入在第一正常外延层内形成P型的掺杂区。0025请参见图2C，光刻形成掺杂区窗口后通过离子注入在第一正常外延层130内形成多个P型的掺杂区132（光刻胶在图2C中未示）。每一个掺杂区132都位于前一外延层的一个掺杂区122的正上方。
13、。0026S15，去除光刻胶并在第一正常外延层上生长N型的第二正常外延层。0027去除第一正常外延层130上的光刻胶，然后在第一正常外延层130上生长N型的第二正常外延层140。0028S16，通过光刻和离子注入在第二正常外延层内形成P型的掺杂区。0029请参见图2D，光刻形成掺杂区窗口后通过离子注入在第二正常外延层140内形成多个P型的掺杂区142（光刻胶在图2D中未示）。每一个掺杂区142都位于前一外延层的说明书CN104134609A3/4页5一个掺杂区132的正上方。0030S17，去除光刻胶并在第二正常外延层上生长N型的第三正常外延层。0031去除第二正常外延层140上的光刻胶，然后。
14、在第二正常外延层140上生长N型的第三正常外延层150。0032S18，通过光刻和离子注入在第三正常外延层内形成P型的掺杂区。0033请参见图2E，光刻形成掺杂区窗口后通过离子注入在第三正常外延层150内形成多个P型的掺杂区152（光刻胶在图2E中未示）。每一个掺杂区152都位于前一外延层的一个掺杂区142的正上方。0034S19，去除光刻胶并在第三正常外延层上生长N型的第四正常外延层。0035去除第三正常外延层150上的光刻胶，然后在第三正常外延层150上生长N型的第四正常外延层160。0036S20，通过光刻和离子注入在第四正常外延层内形成P型的掺杂区。0037请参见图2F，光刻形成掺杂区。
15、窗口后通过离子注入在第四正常外延层160内形成多个P型的掺杂区162（光刻胶在图2F中未示）。每一个掺杂区162都位于前一外延层的一个掺杂区152的正上方。0038S21，在第四正常外延层表面热生长场氧化层，并热推进使相邻外延层的P型的掺杂区在纵向上串在一起形成柱状的超级结结构。0039在本实施例中，是用炉管高温生长出场氧化层180，热推进后各外延层内在纵向上位于同一条直线的各个掺杂区扩散后串成一体，形成多个P柱145，图2G所示为推进过程中的剖面示意图。先长场氧再进行高温推进，在长场氧过程中就能对掺杂区起到一定的推进效果，同时易于控制场氧完成后掺杂区推进步骤中杂质的扩散程度。还可以有效保护外。
16、延层中的杂质离子在高温推进过程中不会产生溢出。0040在本实施例中，各个掺杂区内注入的离子为硼离子，共进行5次掺杂区光刻和离子注入，形成5层正常外延层。可以理解的，外延层层数及离子注入的次数均与器件需要达到的耐压值有关，对于耐压值不同的器件，外延层层数和离子注入次数也可以有所不同。0041请参见图2G，缓冲外延层120、第一正常外延层130、第二正常外延层140、第三正常外延层150、第四正常外延层160、第五正常外延层170，从下往上厚度逐渐递减，同时硼离子注入采用高注入能量（本实施例中为50千电子伏350千电子伏）。由于硼离子采用高能量注入，通过控制杂质分布及相应的结深，来减少器件工作时体。
17、二极管的存贮电荷，使反向恢复时间缩短。因为注入的是高能量的硼，杂质离子注入深度更大，加上采用厚度逐渐递减的外延层结构，因此有效地减少了外延层数，降低了生产周期和成本。且本发明的非全超级结结构能够保证P柱的光滑形貌，仍保留了超级结结构的低功耗优点。0042在其中一个实施例中，掺杂区硼离子注入随外延层厚度的递减而使用对应的适合能量，以确保P柱的形貌满足需求。0043多层外延超级结架构的半导体器件的制造方法，既可以用于制造绝缘栅双极型晶体管（IGBT），也可以用于制造金属氧化物半导体场效应管（MOSFET）等其它类型的器件。以制造IGBT为例，上述步骤完成后还包括在外延层的顶部形成与P柱145直接接。
18、触的PBODY区，在PBODY区内形成N型的源区，在外延层表面形成栅氧化层，在栅氧化层表面形成多晶硅栅极，在多晶硅栅极侧面形成侧墙，形成覆盖多晶硅栅极的介质层，在介质层上形成硼磷说明书CN104134609A4/4页6硅玻璃层，形成覆盖硼磷硅玻璃层并与PBODY区接触的金属层的步骤。0044本发明还提供一种多层外延超级结架构的半导体器件，包括第一掺杂类型的衬底和衬底上的第一掺杂类型的多层外延层，多层外延层包括缓冲外延层和多层正常外延层，从缓冲外延层往上、每一层外延层的厚度逐渐递减。多层外延层内纵向形成有第二掺杂类型的柱状结构。0045在其中一个实施例中，第一掺杂类型为N型，第二掺杂类型为P型。。
19、第一掺杂类型的衬底为N衬底，超级结的柱状结构为P柱，P柱的掺杂离子为硼离子。正常外延层共有5层，可以理解的，外延层层数及离子注入的次数均与器件需要达到的耐压值有关，对于耐压值不同的器件，外延层层数和离子注入次数也可以有所不同。P柱内硼离子在注入时的注入能量为50千电子伏350千电子伏。0046上述多层外延超级结架构的半导体器件既可以是绝缘栅双极型晶体管（IGBT），也可以是金属氧化物半导体场效应管（MOSFET）等其它类型的器件。0047以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。说明书CN104134609A1/4页7图1说明书附图CN104134609A2/4页8图2A图2B图2C说明书附图CN104134609A3/4页9图2D图2E说明书附图CN104134609A4/4页10图2F图2G说明书附图CN104134609A10。