自动设计装置和方法及所制中间掩模组和半导体集成电路 【技术领域】
本发明涉及自动设计装置，尤其涉及采用斜布线的自动设计装置、自动设计方法以及可用其制造的中间掩模组(reticle set)、半导体集成电路。
背景技术
随着半导体集成电路微细化的进展，在硅衬底上按设计加工半导体器件越来越难。因此，想各种办法用于按设计加工，同时还从提高成品率和可靠性的角度采取各种措施。
制作使用0.2μm以下地微细图案布线的集成电路器件的掩模时，广泛应用图案疏密带来的邻光效应校正(OPC)。对处在图案稀疏区的“孤立布线图案”扩大中间掩模的布线图案宽度，从而防止工序过程中孤立布线图案细等弊病。对使不同的布线层连接的孤立通路而言，也存在孤立布线图案变细的弊病。尤其是采用0.14μm以下线宽规则的设计中，提出在OPC时将孤立通路置换成预先优化的通路图案等各种方法(参考例如专利文献1和2)。
半导体集成电路的布线连接方法中，从某布线层连接到另一布线层时，以往只能用一个通路。然而，近年来，即使布线效率可能欠佳，也采取措施，在对半导体集成电路的集成度影响小的部位配置多个通路，从而提高布线可靠性。
为了按设计加工半导体集成电路，以提高可靠性，有在布线设计后的设计图案上添加虚设图案的方法。该方法通过在设计图案上产生虚设图案，使图案的疏密分布一定，帮助半导体集成电路制造，在金属构成的布线层中作为“金属填充工序”，一般这是共知的。以往的金属填充工序中，采取对设计布局上的布线空白区进行图形逻辑运算以产生虚设图案的方法或在布线空白区阵列状产生四角形图形的方法。
另一方面，装载半导体集成电路的基本单元希望提高成为基本的晶体管的驱动能力。“提高驱动能力”意指扩大晶体管栅极的宽度，因而产生必须加大单元尺寸的要求。以往采取加大栅极宽度方向的单元尺寸以提高驱动能力的方法或加大栅极长度并且在单元内部进行弯曲栅极或栅极的分支等的方法。
然而，上述方法中，在以下方面作为按设计值加工半导体集成电路或谋求提高成品率和可靠性用的措施，不充分。
对已有图案上产生的孤立布线进行布线宽度和通路形状放大的OPC处理，其处理数据量多，工序处理时间长。如果采用在布局上置换成预先优化对其他布线孤立通路的通路图案的方法，则能缩短处理时间。然而，没有充分进行对孤立通路与孤立通路周边存在的其他通路的关系的邻光效应的研究，有时会产生因曝光后孤立通路图案缩小而成品率降低。
已有的布线方法在采用多个通路时，某一布线层上产生90度直角的弯曲线段。为了尽可能按设计值实现90度角，尽管用OPC或准备掩模数据(MDP)等各种办法，实际加工的衬底上还是在90度弯曲的地方产生圆弧，因此用多个通路连接上下布线层的金属布线时，产生金属布线不到达通路配置部位的现象(缩短)，导致接触不良。
对要设计的布局进行图形逻辑运算并且在布线空白区产生虚设图案的方法在作为对象的图形以长方形为基础时有效。然而，由于采用斜布线在设计图案上还有许多斜图形时，仅单纯图形运算产生工序上成问题的图形。因此，还必须进行修改成问题的图形的处理，使处理复杂。将四角形配置成阵列的方法根据与斜图形的组合，有时不能产生希望的虚设图案。
采用加大单元在栅极宽度方向的长度以提高驱动能力的方法或加大栅极长度方向的单元长度并且在单元内部进行弯曲栅极或栅极分支等的方法时，配置在各单元的布线的集成度降低。
[专利文献1]日本国专利公开2002-329783号公报
[专利文献1]日本国专利公开2002-328457号公报
【发明内容】
本发明的目的为提供抑制成品率降低而且可靠性、布线效率良好又缩短工序处理时间的自动设计装置、自动设计方法以及可用其制造中间掩模组、半导体集成电路。
为了达到上述目的，本发明的第1特征，其要点为：一种中间掩模组，具有(a)包含具有带状的第1终端区图案的第1布线图案的第1中间掩模、(b)包含投影在第1终端区图案的投影像区的多个通路图案的第2中间掩模、以及(c)包含投影在第1终端区图案的投影像与通路图案的投影像重叠的区并且具有与第1终端区图案同方向延伸的带状的第2终端区图案和连接第2终端区图案的端部且对第2终端区图案的延伸方向倾斜延伸的带状的第2线部图案的第2布线图案的第3中间掩模。
本发明的第2特征，其要点为：一种半导体集成电路，具有(a)包含带状的第1终端区的第1布线、(b)配置在第1布线上的层间绝缘膜、(c)埋入层间绝缘膜并且连接第1终端区的多个通路插件、以及(d)在层间绝缘膜上往第1终端区的延伸方向延伸成与所述第1终端区重叠并且包含连接多个通路插件的带状的第2终端区和连接第2终端区的端部且对第2终端区的延伸方向倾斜延伸的带状的第2线部的第2布线。
本发明的第3特征，其要点为：一种自动设计装置，具有(a)存放电连接单元的多个布线层以及多个布线层之间的概略设定通路的形状信息以配置单元的库信息存放部、(b)存放单元和多个布线层和概略设定通路的设计信息的布局设计信息存放部、(c)从库信息存放部和布局设计信息存放部读出形状信息和设计信息并根据概略设定通路的周围能存在的图形环境编制分别优化概略设定通路的尺寸和形状的最佳通路的列表的最佳通路列表编制手段、(d)存放最佳通路列表的最佳通路列表存放部、(e)从库信息存放部和布局设计信息存放部读出形状信息和设计信息并且配置单元又在单元上配置多个布线层和概略设定通路以自动设计半导体集成电路布局的布局设计手段、以及(f)从布局提取概略设计通路并且置换成最佳通路列表存放部存放的最佳通路的最佳通路置换手段。
本发明的第4特征，其要点为：一种自动设计方法，具有(a)库信息存放部配置单元，存放电连接于单元的多个布线层和多个布线层之间的概略设定通路的形状信息的步骤、(b)布局设计信息存放部存放单元、多个布线层和概略设定通路的设计信息的步骤、(c)最佳通路列表编制手段从库信息存放部和布局设计信息存放部读出形状信息和设计信息并编制根据概略设定通路的周围能存在图形环境分别优化概略设定通路的尺寸和形状的最佳通路的列表的步骤、(d)最佳通路列表存放部存放最佳通路的列表的步骤、(e)布局设计手段从库信息存放部和布局设计信息存放部读出形状信息和设计信息并且配置单元又在单元上配置多个布线层和概略设定通路以自动设计半导体集成电路布局的步骤、以及(f)最佳通路置换手段从布局提取概略设定通路并置换成最佳通路列表存放的最佳通路的步骤。
根据本发明，能提供抑制成品率降低而且可靠性、布线效率良好又能缩短工序处理时间的自动设计装置、自动设计方法以及可用其制造的中间掩模组、半导体集成电路。
【附图说明】
图1是示出本发明实施方式1的自动设计装置的组成的框图。
图2是示出实施方式1的自动设计装置的最佳通路列表编制方法的说明图(其1)。
图3是示出实施方式1的自动设计装置的最佳通路列表编制方法的说明图(其2)。
图4是示出实施方式1的自动设计装置提取编制最佳通路列表所需的环境简档(位置关系c)的方法的说明图。
图5是示出实施方式1的自动设计装置提取编制最佳通路列表所需的环境简档(距离r)的方法的说明图。
图6是说明一例图1所示光刻制版模拟执行部执行的光刻制版模拟方法的说明图(其1)。
图7是说明一例图1所示光刻制版模拟执行部执行的光刻制版模拟方法的说明图(其2)。
图8是说明一例图1所示光刻制版模拟执行部执行的光刻制版模拟方法的说明图(其3)。
图9是示出一例实施方式1的最佳通路列表。
图10(a)是示出实施方式1的布线设计部的组成的框图。图10(b)是示出下层(k层)布线设计部的组成的框图。
图11(a)是示出实施方式1的通路设计部的组成的框图。图11(b)是示出上层(k+1层)通路设计部的组成的框图。
图12示出实施方式1的自动设计装置可设计的俯视图。图12(a)示出下层(k层)布线设计部可设计的第1布线的俯视图。图12(b)示出通路设计部可设计的概略设定通路的俯视图。图12(c)示出上层(k+1层)布线设计部可设计的第2布线的俯视图。
图13(a)是在图12(a)所示第1布线上进一步配置扩充区的俯视图。图13(b)示出通路设计部可设计的通路的俯视图。图13(c)是示出在图12(c)所示第2布线上进一步设置扩充区的布线层的俯视图。
图14是示出实施方式1的自动设计方法的流程图。
图15是示出实施方式1的最佳通路列表编制方法的流程图。
图16是示出一例由实施方式1的自动设计装置设计并且不进行最佳通路置换作业时的布局的俯视图。
图17是示出根据图16所示的布局制成的部分中间掩模组的俯视图，
图18是示出可根据图17所示中间掩模制造的部分半导体集成电路的俯视图。
图19是示出一例由实施方式1的自动设计装置设计并且进行最佳通路置换作业时的布局的俯视图。
图20是示出根据图19所示的布局制成的部分中间掩模组的俯视图，
图21是示出可根据图20所示中间掩模制造的部分半导体集成电路的俯视图。
图22是示出可由实施方式1的自动设计装置设计CAD数据的俯视图(其1)。
图23是示出可由实施方式1的自动设计装置设计CAD数据的俯视图(其2)。
图24是示出实施方式1的自动设计装置设计的中间掩模组的第1中间掩模(第i层中间掩模)的俯视图。
图25是示出实施方式1的自动设计装置设计的中间掩模组的第1中间掩模(第i+1层中间掩模)的俯视图。
图26是示出实施方式1的自动设计装置设计的中间掩模组的第1中间掩模(第i+2层中间掩模)的俯视图。
图27是示出可用图24～图26所示的中间掩模组制造的部分半导体集成电路的俯视图。
图28是示出可用图24～图26所示的中间掩模组制造的部分半导体集成电路的剖视图，是从图27的I-I的方向看的剖视图。
图29是示出本发明实施方式2的自动设计装置的组成的框图。
图30(a)是示出实施方式2的斜布线设计部的组成的框图。图30(b)是示出图30(a)下层(k层)斜布线设计部的组成的框图。
图31示出实施方式2的自动设计装置可设计的俯视图。图31(a)示出下层(k层)布线设计部可设计的第1布线的俯视图。图31(b)示出通路设计部可设计的概略设定通路的俯视图。图31(c)示出上层(k+1层)布线设计部可设计的第2布线的俯视图。
图32(a)是在图31(a)所示的第1布线上进一步配置扩充区的俯视图。图32(b)示出通路设计部可设计的通路的俯视图。图32(c)是示出在图31(c)所示的第2布线上进一步设置扩充区的布线层的俯视图。
图33是示出实施方式2的自动设计方法的流程图。
图34是示出可由实施方式2的自动设计装置设计的CAD数据的俯视图(其1)。
图35是示出可由实施方式2的自动设计装置设计的CAD数据的俯视图(其2)。
图36是示出可由实施方式2的自动设计装置设计的CAD数据的俯视图(其3)。
图37是示出可由实施方式2的自动设计装置设计的CAD数据的俯视图(其4)。
图38是示出可由实施方式2的自动设计装置设计的CAD数据的俯视图(其5)。
图39是示出可由实施方式2的自动设计装置设计的CAD数据的俯视图(其6)。
图40是示出可由实施方式2的自动设计装置设计的CAD数据的俯视图(其7)。
图41是示出可由实施方式2的自动设计装置设计的CAD数据的俯视图(其8)。
图42是示出实施方式2的自动设计装置设计的中间掩模组的第1中间掩模(第i层中间掩模)的俯视图。
图43是示出实施方式2的自动设计装置设计的中间掩模组的第2中间掩模(第i+1层中间掩模)的俯视图。
图44是示出实施方式2的自动设计装置设计的中间掩模组的第3中间掩模(第i+2层中间掩模)的俯视图。
图45是示出可用图44～图46所示的中间掩模组制造的部分半导体集成电路的俯视图。
图46是示出可用图44～图46所示的中间掩模组制造的部分半导体集成电路的剖视图，是从图45的II-II的方向看的剖视图。
图47是示出实施方式2的半导体集成电路的制造方法的工序截面图(其1)。
图48是示出实施方式2的半导体集成电路的制造方法的工序截面图(其2)。
图49是示出实施方式2的半导体集成电路的制造方法的工序截面图(其3)。
图50是示出实施方式2的半导体集成电路的制造方法的工序截面图(其4)。
图51是示出实施方式2的半导体集成电路的制造方法的俯视图，是从图50的III-III方向看的剖视图。
图52是示出实施方式2的半导体集成电路的制造方法的工序截面图(其5)。
图53是示出实施方式2的半导体集成电路的制造方法的工序截面图(其6)。
图54是示出实施方式2的半导体集成电路的制造方法的俯视图，是从图53的IV-IV方向看的剖视图。
图55是示出实施方式2的半导体集成电路的制造方法的工序截面图(其7)。
图56是示出实施方式2的半导体集成电路的制造方法的工序截面图(其8)。
图57是示出实施方式2的半导体集成电路的制造方法的工序截面图(其9)。
图58是示出实施方式2的半导体集成电路的制造方法的俯视图，是从图53的V-V方向看的剖视图。
图59是示出本发明实施方式3的自动设计装置的组成的框图。
图60(a)是示出实施方式3的虚设图案设计部的组成的框图。图60(b)是示出图60(a)的下层(k层)的虚设图案设计部的组成的框图。
图61是示出实施方式3的虚设图案设计方法的俯视图(其1)。
图62是示出实施方式3的虚设图案设计方法的俯视图(其2)。
图63是示出实施方式3的虚设图案设计方法的俯视图(其3)。
图64是示出实施方式3的虚设图案设计方法的俯视图(其4)。
图65是示出实施方式3的虚设图案设计方法的俯视图(其5)。
图66是示出实施方式3的虚设图案比较例的俯视图。
图67是示出实施方式3的虚设图案另一设计方法的俯视图(其1)。
图68是示出实施方式3的虚设图案另一设计方法的俯视图(其2)。
图69是示出实施方式3的虚设图案设计方法的俯视图(其3)。
图70是示出实施方式3的虚设图案设计方法的俯视图(其4)。
图71是示出实施方式3的自动设计方法的流程图。
图72是示出图71的步骤S217所示虚设图案配置方法的流程图。
图73是一例实施方式3的中间掩模的俯视图。
图74是一例实施方式3的半导体集成电路的截面图。
图75是示出本发明实施方式4的变换例的自动设计装置的组成的流程图。
图76是示出实施方式4的自动设计方法的流程图。
图77是示出实施方式4的自动设计装置设计的基本单元的俯视图
图78是示出实施方式4的自动设计装置设计的主芯片的俯视图(其1)。
图79是示出实施方式4的自动设计装置设计的主芯片的俯视图(其2)。
图80是示出实施方式4的自动设计装置设计的主芯片的俯视图(其3)。
图81(a)示出实施方式4的自动设计装置设计的基本单元的俯视图，图81(b)和图81(c)示出根据与图81(a)相同的接线要求设计的比较例的俯视图。
图82是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其1)。
图83是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其2)。
图84是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其3)。
图85是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其4)。
图86是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其5)。
图87是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其6)。
图88是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其7)。
图89是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其8)。
图90是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其9)。
图91是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其10)。
图92是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其11)。
图93是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其12)。
图94是示出实施方式4的自动设计装置设计的基本单元的制造方法的截面图(其13)。
图95是示出实施方式4的自动设计装置设计的一例半导体集成电路的截面图。
附图中，1、1a、1b、1c是CPU，2、2a、2b、2c是主存储装置，3是输入装置，4是输出装置，5是程序存储装置，6是数据存储装置，7是画面，10是最佳通路列表编制手段，11是通路配置图案设计部，12是光刻制版模拟执行部，13是最佳通路列表编制手段，20、20a、20b、20c是布局设计手段，21是单元设计部，22是布线设计部，22a是斜布线设计部，23是通路设计部，24是虚设图案设计部，26是单元设计部，30是最佳通路置换手段，31是概略设定通路提取部，32是环境简档提取部，33是最佳通路置换部，40是违反设计判定手段，50、50a、50b、50c是库信息存放部，51是单元形状信息存放部，52是布线形状信息存放部，52a是斜布线形状信息存放部，53是通路形状信息存放部，54是虚设图案形状信息存放部，55是最佳通路存放部，56是斜单元形状信息存放部，60、60a、60b、60c是布局设计信息存放部，61是单元设计信息存放部，62是布线设计信息存放部，62a是斜布线设计信息存放部，63是通路设计信息存放部，64是虚设图案设计信息存放部，65是斜单元设计信息存放部，70是违反设计判定信息存放部，80、80a、80b是第1中间掩模，81、81a、81b是第2中间掩模，82、82a、82b是第3中间掩模，83是中间掩模，90是半导体衬底，90a是p阱，90b是n阱，91是半导体元件，92是第1层间绝缘膜，92a是导电薄膜，92c是光刻胶膜，93是第k层间绝缘膜，94是导电膜，95是第k+1层间绝缘膜，95A、95B是通路孔，96、98、104是光刻胶膜，97是第k+2层间绝缘膜，100D、100D1～100D3是概略设定通路，101D、101D1～101D3是相邻通路，102D1～102D3是扩充区，103D1～103D3是最佳通路，110、110D是第1布线，110D1是第1终端区，110D2是第1线部，110P1是第1终端区图案，110P2是第2终端区图案，120D1、120D2是概略设定通路，120D1、120D2……、122D1、124D2是通路，120P1、120P2……、120P1、120P2是通路图案，125、125D、126、126D是孤立通路，125P是孤立通路图案，126P是孤立通路图案，130、130D是第2布线，130D1是第2终端区，130D2是第2线部，130D3是扩充区，130P1是第2终端区图案，130P2是第2线部图案，140Da1、140Da2、……140Dg6、……是虚设图案，140DA、140DB、……140DC、……是虚设布线，151是氮化硅膜，152、156、157、160、161、162是光刻胶膜，153A、153B、153C是开口部，154A、154B、154C是元件隔离形成槽，155是氧化膜，158是栅极氧化膜，159是多晶硅膜，163是接触止蚀层，901是I/O(输入输出)单元，902a、902b、903b是主芯片，903是宏单元，910是基本单元，910x、910x、910y是基本单元，911是栅极，913是p+型半导体区913，915是n+型半导体区915，917、918、919是布线。
【具体实施方式】
下面参照附图说明本发明实施方式1～4。以下的附图记载中，相同或类似的部分带有相同或类似的符号。附图是模式图，应注意厚度与平均尺寸的关系、各层厚度的比率等与实际的不同。当然附图之间也包含尺寸关系和比率相互不同的部分。下文所示的实施方式1～4示出使本发明的技术思想具体化用的装置和方法的例子，本发明的技术思想不将其组成部件的材料、形状、结构、配置规定为下文所阐述的。本发明的技术思想可在权利要求书的范围内加以各种变换。
实施方式1
自动设计装置
如图1所示，本发明实施方式1的自动设计装置是一种计算机系统，具有受理操作者输入的数据和命令等的输入装置3、执行布局设计等各种运算的运算处理部(CPU)1、输出布局结果等的输出装置4、存放半导体集成电路的布局设计所需的规定数据等的主存储装置2、程序存储装置5和数据存储装置6。将主存储装置2、输入装置3、输出装置4、程序存储装置5和数据存储装置6分别连接CPU1。
CPU1具有最佳通路列表编制手段10、布局设计手段20、最佳通路置换手段30和违反设计判定手段40。“最佳通路列表”是指一种文件，执行考虑布局设计手段20可自动设计的通路(下文中称为“概略设定通路”)和处在概略设定通路周围的其它通路(下文称为“相邻通路”)等的位置关系和距离等配置环境的光刻制版模拟，并按所得结果对每一配置环境将形状和尺寸得到优化的“最佳通路”制成列表。
最佳通路列表编制手段10具有通路配置图案设计部11、光刻制版模拟执行部12和最佳通路列表编制部13。通路配置图案设计部11根据主存储装置2存放的通路形状信息和通路设计信息进行自动配置处理，编制布局设计手段20能设计的全部概略设定通路的通路配置图案实例。光刻制版模拟执行部12根据通路配置图案设计部11设计的概略设定通路的通路配置图案实例进行光刻制版模拟。
光刻制版模拟执行部12如图4和图5所示，提取配置图案中概略设定通路100D与处在概略设定通路100D周围的相邻通路101D的位置关系、即概略设定通路100D和相邻通路101D的“位置关系c和距离r”，作为“环境简档”。如图4所示，表示位置关系c的环境简档将概略设定通路100D周边的区域分成8个区，可通过用“1”“0”的二进制位标记分别对划分的8个区进行评价，以确定是否存在相邻通路101D。
例如，图4中，将概略设定100D的周围分成8个区域中的1个的“区域0”存在相邻通路101D，因而光刻制版模拟执行部12将“区域0”评价为“1”。同样，“区域1”存在相邻通路101D，因而光刻制版模拟执行部12将“区域1”也评价为“1”。这样，光刻制版模拟执行部12对概略设定通路100D周围的全部区域2～7提取环境简档，用8位的二进制位标记将概略设定通路100D和相邻通路101D的位置关系数值化。结果，表示图4的位置关系c的环境简档变成“11111111”。
光刻制版模拟执行部12提取表示概略设定通路100D与相邻通路101D的距离r的环境简档。如图5所示，可通过提取成为概略设定通路100D与相邻通路101D的最短距离的概略设定通路100D在附图中的右侧面与相邻通路101D在附图中的左侧面之间的距离，评价距离r。进而，光刻制版模拟执行部12如图6所示，考虑概略设定通路100D1～100D3与相邻通路101D1～101D3的位置关系c(“000000001”)的环境简档和距离r1～r3的环境简档，执行图7所示的OPC处理。结果，光刻制版模拟执行部12确定图8所示的最佳通路103D1～103D3。
最佳通路列表编制部13根据距离r1、r2、r3、……，将光刻制版模拟执行部12确定的最佳通路103D1～103D3，数值化为“0、5、20、……”，如图8所示。最佳通路列表编制部13如图9所示，将数值化的最佳通路103D1～103D3的尺寸数据在位置关系c与距离r的关系上编制列表，从而制成最佳通路列表。
通路设计手段20具有单元设计部21、布线设计部22和通路设计部23。单元设计部21在自动设计装置的存储器的空间内虚拟设置的半导体集成电路芯片区上配置I/O单元、基本单元、宏单元等逻辑单元和功能块。布线设计部22例如，如图10(a)所示，具有布线设计信息提取部22A、第1层布线设计部22B、第2层布线设计部22C、……、下层(k层)布线设计部22X、上层(k+1层)布线设计部22Y，并且在单元的上层配置多个布线层。
图10(a)的布线设计信息提取部22A从主存储装置2提取布线形状、布线设计信息等必要的信息。下层(k层)布线设计部22X例如，如图12(a)所示，在自动设计装置的存储器空间内虚拟设置的芯片区上配置往第1方向(图12(a)中对图纸为水平的方向)延伸的第1布线110D的第1终端区110D1。上层(k+1层)布线设计部22Y例如，如图12(c)所示，在芯片区上的第1布线110D上配置具有往第1方向延伸成与第1终端区110D1重叠的第2终端区130D1和连接第2终端区130D1的端部并且往与第1方向不同的方向(图12(c)中对第1方向垂直的方向)延伸的第2线部130D2的第2布线130。
如图10(b)所示，下层(k层)布线设计部22X还可具有下层(k层)布线设定部22X1和下层(k层)扩充区设定部22X2。这时，如图13(a)所示，下层(k层)布线设定部22X1在芯片区上配置具有第1终端区110D1的第1布线110D。而且，下层(k层)扩充区设定部22X2提取第1终端区110D1的终端部，并且在第1终端区110D1的终端部配置第1扩充区110D3。
如图11(a)所示，通路设计部23具有通路设计信息提取部23A、第1层通路设计部23B、第2层通路设计部23C、……、下层(k层)通路设计部23X、上层(k+1层)通路设计部22Y。通路设计信息提取部23A从主存储装置2读入概略设定通路设计所需的形状信息、设计信息等。上层(k+1层)通路设计部22Y读入通路设计信息提取部23A提取的信息，并配置连接下层(k层)布线和上层(k+1层)布线的通路。
如图11(b)所示，上层(k+1层)通路设计部22Y还具有重叠区提取部23Y1和通路配置部23Y2。重叠区提取部23Y1提取下层(k层)布线与上层(k+1层)布线在芯片区上重叠的区域。通路配置部23Y2在重叠区提取部23Y1提取的下层(k层)布线与上层(k+1层)布线重叠区，即图12(a)～(c)中第1终端区110D1与第2终端区130D1重叠的区域，配置概略设定通路120D1、120D2。
最佳通路置换手段30如图1所示，具有概略设定通路提取部31、环境简档提取部32和最佳通路置换部33。概略设定通路提取部31提取布局设计手段20在自动设定装置内的存储器空间中制成的芯片区布局上存在的全部概略设定通路。环境简档提取部32提取表示与处在概略设定通路提取部31提取的概略设定通路周围的相邻通路的位置关系c和距离r的环境简档。最佳通路置换部33读入环境简档提取部32提取的环境简档的信息，从图9所示的最佳通路列表中提取最佳通路，并且将概略设定通路置换成最佳通路。违反设计评定手段40判断最佳通路置换部33置换的最佳通路在设计布局中是否违反设计，违反设计时，删除违反设计的最佳通路，修改违反的设计。
主存储装置2具有库信息存放部50、最佳通路列表存放部55、布局设计信息存放部60和违反设计判断信息存放部70。库信息存放部50具有单元形状信息存放部51、布线形状信息存放部52和通路形状信息存放部53，存放布局设计所需的单元、布线、通路各自的基本形状信息。作为基本形状信息，可分别存放1个最小单位尺寸的形状信息，也可存放多个各种尺寸的形状信息。最佳通路列表存放部55存放最佳通路列表编制手段10编制的信息(例如图9所示的最佳列表信息)。布局设计信息存放部60具有单元信息存放部61、布线设计信息存放部62和通路设计存放部63，存放布局设计所需的单元、布线、通路各自的基本设计信息。违反设计判断信息存放部70存放判断是否对设计布局产生违反设计用的设计规则信息等。
作为输入装置3，可用键盘、鼠标器等。作为输出装置4，可用液晶显示装置(LCD)、发光二极管(LED)、显示板、场致发光(EL)板等。程序存储装置5保存使CPU1执行与CPU1连接的装置之间的数据收发控制等用的程序。数据存储装置6暂时保存CPU运算过程的数据。
由下文对自动设计装置的设计方法的说明会进一步明确，根据本发明实施方式1的自动设计装置，主存储装置2具有将按概略设定通路的配置环境优化的形状和尺寸编成列表的最佳通路列表存放部55。因此，对布局设计手段20设计的布局的概略设定通路进行优化时，从最佳通路列表存放部55存放的“最佳列表”中进行置换即可，因而能缩短OPC所需的处理时间。又，如图8所示，用1个图形规定尺寸，进行数值化，因而与图7所示那样由各个OPC处理将包含多个微小图形的形状作为“最佳通路”进行处理时相比，能减少数据量，使处理时间高速化。又由于“最佳通路列表”包含的最佳通路完成考虑通路和处在通路周围的邻近通路的位置关系的OPC处理，能提供有效防止布线稀疏区产生的孤立通路因曝光不充分而使图案缩小或缺损的半导体集成电路。
自动设计方法
接着，用图14和图15的流程图说明图1所示的实施方式1的自动设计装置的设计方法。
(a)首先，在图14的步骤S101中，通过输入装置3，在单元形状信息存放部51登记将逻辑单元、功能块等各种形状信息作为布局设计所需库信息记录的单元形状信息。将记录布线图案的形状和尺寸等各种形状信息的布线形状信息通过输入装置3登记到布线形状信息存放部52。通过输入装置3，在通路形状信息存放部53登记正方形通路、长方形通路、多角形通路等各种通路形状信息。
(b)其次，步骤S103中，最佳列表编制部10读出通路形状信息存放部53和通路设计信息存放部63存放的通路的形状信息和设计信息，按照后面阐述的图15所示的流程图编制规定根据布局设计手段20能设计的全部概略设定通路的配置环境优化的尺寸和形状的最佳通路列表。
(c)接着，在步骤S110进行布局设计。即，步骤S111中，单元设计部21从单元形状信息存放部51提取需要的单元的形状信息，读出单元设计信息存放部61存放的设计信息，并且在自动设计装置的存储器空间内虚拟设置的半导体芯片区上设计I/O单元、基本单元、宏单元等逻辑单元和基本块。I/O单元是某种程度固定的块。宏单元是较大的块，因而可首先配置。接着，步骤S113中，布线设计部22从布线形状信息存放部52提取需要的布线的形状信息，读出布线设计信息存放部62存放的设计信息，并配置芯片区上配置的电源布线、时钟布线或半导体芯片区上层的层间绝缘膜中配置的信号布线等。
(d)具体而言，如图22所示，图10(b)的下层(k层)布线设定部22X1将存储器空间内虚拟形成的布局上分别平行排列的栅Xp-1、Xp、Xp+1、……和对栅Xp-1、Xn、Xp+1、……垂直排列的栅Yp-1、Yp、Yp+1、……组成的栅作为基础，将图12(a)所示的第1终端区110D1配置成对栅Xp-1、Xp、Xp+1、……平行。配置图13(a)所示的第1扩展区110D3时，图10(b)的下层(k层)扩展区设定部22X2在第1终端区110D1的终端部配置八角形的第1扩展区110D3。
(e)接着，如图22所示，图10(a)的上层(k+1层)布线设计部22Y将第2终端区130D1配置成对栅Xp-1、Xp、Xp+1、……平行，使其在第1布线110D的第1终端区110D1上重叠。进而上层(k+1层)布线设计部22Y配置从第2终端区130D1的图纸中的左侧端部垂直延伸到栅Xp-1、Xp、Xp+1、……的第2线部130D2。
(f)接着，步骤S115中，通路设计部23从通路形状信息存放部53提取需要的形状信息，读出通路设计存放部63存放的设计信息和步骤S113中执行的布线信息，并设计使作为下层(k层)布线的第1布线110D与作为上层(k+1层)布线的第2布线130D之间连接的概略设定通路120D1、120D2。图11(b)的重叠区提取部23Y1提取第1布线110D与第2布线130D的重叠区，即在布局上重叠配置第1终端区110D1和第2终端区130D1的区域，如图22所示。
(g)通路配置部23Y2根据重叠区提取部23Y1提取的信息，将概略设定通路120D1、120D2分别配置到重叠区。概略设定通路120D1、120D2的配置位置只要是第1布线110D与第2布线D重叠的区，无特殊限定，因而可将概略设定通路120D1配置在第2终端区130D1与第2线部130D2的连接部分(交叉部分)，如图22所示。然而，第2终端区130D1与第2线部130D2的连接部分有时因光刻制版工序时曝光不充分而图案宽度变细。因此，概略设定通路120D1、120D2的配置位置最好配置成避开处在同一布线层上的各布线的连接部分，即避开第2终端区130D1与第2线部130D2的连接部分。通路配置部23Y2配置的通路的形状以采用最适合正交布线、斜布线等两种设计的八角形通路为佳。
(h)执行步骤S110时，存储器空间内设计的布局上完成用于制造半导体集成电路的单元、布线、概略设定通路的配置。接着，在步骤S121中，最佳通路置换手段30的概略设定通路提取部31提取存储器空间内的设计布局上存在的概略设定通路。环境简档提取部32提取概略设定通路提取部31提取的概略设定通路与相邻通路的位置关系c和距离r。接着，步骤S123中，最佳通路置换部33读出环境简档提取部32提取的位置关系c和距离的关系，从图9所示的最佳通路列表中提取最佳通路，并且将概略设定通路置换成最佳通路。
(i)接着，步骤S125中，违反设计判定手段40读出存放在违反设计判断信息存放部70存放的设计规则信息，判断最佳通路置换部33置换的最佳通路在设计布局中是否违反设计。不违反设计时，进至步骤S129；违反设计时，进至步骤S127。步骤S127中，违反设计判定手段40通过删除违反设计的最佳通路，修改设计布局上发生的违反设计后，进至步骤S121。
(j)步骤S129中，概略设定通路提取部31判断是否全部提取设计布局上存在的概略设定通路，未全部提取时，在步骤S121中再次提取概略设定通路，在步骤S130通过输出装置4显示优化概略设定通路的形状的布局。 接着，用图15所示的流程图详细说明图14的步骤S103中的实施方式1的最佳通路列表的编制方法。
(a)步骤S103a中，通路配置图案设计部11读出通路形状信息存放部53和通路设计信息存放部63存放的形状信息和设计信息，进行概略设定通路的自动配置处理，编制布局上能产生的全部配置图案实例。例如，如图2所示，假定通路配置图案设计部11从主存储装置2的通路形状信息存放部53读入正方形的概略设定通路100D的形状信息。步骤S103b中，如图3所示，通路配置图案设计部11执行使用正方形概略设定通路100D的自动配置处理。
(b)图3的第1配置图案实例中，已配置的相邻通路101D处在画面7的下方(图纸的朝下方向)。因此，通路配置图案设计部11将概略设定通路100D配置在作为空白区的画面7上方(图纸的朝上方向)。第2配置图案实例中，相邻通路101D配置在画面7的右侧，因而通路配置图案设计部11将概略设定通路100D配置在画面7的左侧。第3配置图案实例中，画面7不存在相邻通路101D，因而通路配置图案设计部11将概略设点通路100D配置在画面7的中央部。这样，通路配置图案设计部11对主存储装置2存放的全部形状信息进行图2和图3所示的配置处理。
(c)接着，步骤S103c中，光刻制版模拟执行部12读出通路配置图案设计部11设计的配置图案实例，进行光刻制版模拟。首先，光刻制版模拟执行部12提取概略设定通路100D与处在概略设定通路100D周围的相邻通路101D的“位置关系c”，作为布线图案实例的概略设定通路100D的“环境简档”，如图4所示。位置关系c将概略设定通路100D周边的区域划分成8个区，可用“1”和“0”的数值分别对8个区评价是否存在相邻通路101D。图4的位置关系c的环境简档为“11111111”。
(d)进而，光刻制版模拟执行部12如图5所示，提取概略设定通路100D和相邻通路101D的距离r，作为距离r的环境简档。接着，如图6所示，光刻制版模拟执行部12读出概略设定通路100D1～100D3和相邻通路101D1～101D3的环境简档(位置关系c(“000000001”)和距离r1～r3)，进行OPC处理。结果，如图7所示，在四角形的概略设定通路100D1～100D3的各角分别配置微小的四角形扩展区102D1～102D3。
(e)进而，光刻制版模拟执行部12如图8所示，将在概略设定通路100D1～100D3的各角配置扩充区102D1～102D3的包含扩充区102D1～102D3的尺寸的四角形(即比概略设定通路100D1～100D3大一圈的形状的四角形)确定为最佳通路103D1～103D3。接着，步骤S103d中，最佳通路编制部13根据距离r1、r2、r3……的关系将光刻制版模拟执行部12确定的最佳通路103D1～103D3的尺寸数值化为“0、5、20、……”。进而，最佳通路列表编制部13在位置关系c与距离r的关系上对数值化的最佳通路103D1～103D3的数据编列表，制成图9所示的最佳通路列表。
(f)图9中，位置关系c为“000000001”且距离r为1～5时，最佳通路列表的数值为“0”。因此，图8中，将最小规模的最佳通路103D1定义为“最佳通路”。位置关系c为“000000001”且距离r为5～10时，最佳通路列表的数值为“5”。因此，将大于图8所示最佳通路103D2的最佳通路103D2定义为“最佳通路”。位置关系c为“000000001”且距离r为10～∞时，最佳通路列表的数值为“20”。因此，图8中，将最大规模的最佳通路103D3定义为“最佳通路”。步骤S103e中，将最佳通路列表编制部13编制的最佳通路列表登记到最佳通路列表存放部55。
本发明实施方式1的自动设计方法除进行自动设计时需要的库信息存放部50和布局信息存放部60外还具有存放根据概略设定通路的配置环境优化的形状和尺寸的“最佳通路”列表的最佳通路列表存放部55。因此，对布局上设计的概略设定通路进行OPC处理时，置换成最佳通路列表存放部55预先规定尺寸和形状的最佳通路即可，不需要分别进行各通路的OPC处理，使处理时间高速化。如图7所示，编制最佳通路列表的最佳通路列表编制部13将包含OPC处理执行的多个图形的最佳通路形状变换成一个图形进行优化并加以定义，因而数据量少，使处理高速化。又由于最佳通路列表编制部13通过进行考虑概略设定通路和处在概略设定通路周边的其他通路的位置、距离等配置环境的通路光刻制版模拟，决定最佳通路103D1～103D3的尺寸，不容易产生因布局上孤立而出现的通路(孤立通路)的曝光不充分所造成的图案缩小，能防止半导体集成电路成品率下降。
图16示出一例未进行最佳通路置换时的布局。在作为对图16的纸面分别平行排列的下层布线的第1布线110D的上层配置从通路124D1、124D2、……、124D7和对通路124D1、124D2、……、124D7孤立的孤立通路125D，使第1布线110D与第2布线130D接触。图17示出部分用于根据图16所示的布局在半导体集成电路内形成通路插件的掩模(中间掩模)。在布线稠密区X，通路图案124P1、124P2、……、124P7密集。在布线稀疏区Y配置孤立通路图案125P。根据图17所示的中间掩模对半导体集成电路上形成的层间绝缘膜进行曝光，则获得图18所示的俯视图。
从图18可知，配置成远离相互密集配置的通路1241、1242、……、1247的孤立通路125产生曝光不充分造成的图案缩小，其尺寸比通路1241、1242、……、1247的小。
另一方面，图19示出表示本发明实施方式1的自动设计装置制成的通路配置关系的布局。根据图19的布局，配置在布线稀疏区的孤立通路126D由图1所示的最佳通路置换手段30置换成形状大于通路122D1、122D2、……、122D7的最佳通路。因此，根据图19所示的布局形成的图20所示的中间掩模组配置形成得比通路图案122D1、122D2、……、122D7大的孤立通路图案126P。又，根据图30所示的中间掩模制造半导体集成电路时，如图21的俯视图所示，可知孤立通路126的尺寸形成得其程度与通路122D1、122D2、……、122D7相同。因此，根据本发明实施方式1的自动设计方法，不容易出现因布局上孤立而发生的通路(孤立通路)曝光不充分所造成的图案缩小，能提供防止成品率降低且可靠性高的半导体集成电路。
中间掩模组
图22和图23示出实施方式1的半导体集成电路的CAD数据实例。图22和图23是图1所示自动设计装置可设计的半导体集成电路芯片区的极少部分的CAD数据，示出一例图14的步骤S110中布局设计完成后的CAD数据。
图22和图23中，配置成为图10(a)所示第1层布线设计部22B、第2层布线设计部22C、……、上层(k+1层)布线设计部22Y进行自动布线处理用的基础的栅Xp-1、Xp、Xp+1、……和对栅Xp-1、Xp、Xp+1、……垂直排列的栅Yp-2、Yp-1、Yp、……组成的栅。
如图22所示，将第1终端区110D1配置成与栅Xp-1、Xp、Xp+1、……平行地延伸。将第2终端区130D1配置成重叠在第1终端区110D1上。第2线部130D2的端部(图纸左侧)配置与栅Yp-2、Yp-1、Yp、……平行地延伸的第2线部130D2。在成为第2布线130D的弯折部分的第2终端区130D1与第2线部130D2的连接部分配置八角形的概略设定通路120D1。图23是将图22所示的CAD数据配置成对栅Xp-1、Xp、Xp+1、……和对栅Xp-1、Xp、Xp+1、……垂直排列的栅Yp-2、Yp-1、Yp、……倾斜45度的实例，因而省略说明。
图22和图23所示的CAD数据中，作为连接部分下层布线的第1终端区110D1与部分上层布线的终端区130D1的概略设定通路区120D1、120D2的形状，采用八角形通路。因此，在0度、45度、90度、135度的布线上配置通路时，比配置四角形通路时不容易违反设计。又由于在第1终端区110D1与作为上层布线的第2终端区130D1的重叠区配置2个概略设定通路120D1、120D2，比配置1个通路时半导体集成电路的可靠性提高。图1所示的最佳通路置换手段30对应于图22和图23的CAD数据中存在的概略设定通路120D1、120D2的配置环境，将概略设定通路120D1、120D2置换成最佳通路。因此，即使布线稀疏区产生孤立通路的情况下，也难以出现孤立通路曝光后图案缩小，从而能提供防止成品率降低且可靠性高的半导体集成电路。
图24～图26示出一例实施方式1的中间掩模组。图24～图26所示的中间掩模组是由图案发生器等根据图1所示自动设计装置获得的CAD数据制造的，示出第1中间掩模(第i层中间掩模)80a、使掩模对准第1中间掩模80a的投影像地进行投影用的第2掩模(第i+1层中间掩模)81a、使掩模对准第1中间掩模80a和第2中间掩模81a的投影像地进行投影用的第3中间掩模(第i+2层中间掩模)82a。然而，图24～图26只不过示出实际上10块以上的多块掩模组成的掩模组中的3块。图24和图26是正型抗蚀剂所对应的图案，图25是负型抗蚀剂所对应的图案。微细化半导体集成电路一般采用正型抗蚀剂，如果图25中采用正型抗蚀剂，图25的图案当然黑白相反。
第1中间掩模80a将在半导体集成电路上描绘第1布线110用的第1终端区图案(第i终端区图案)110P1作为铬(Cr)、氧化铬(Cr2O3)等遮光膜组成的图案，配置在石英玻璃等的掩模衬底上。用电子束光刻制版装置等图案发生器描绘遮光膜上形成的光刻胶，并且将该光刻胶图案作为掩模，用RIE蚀刻遮光膜，则能形成这些遮光膜图案。第2中间掩模81a中，在石英玻璃等的掩模衬底上配置八角形的通路图案120P1、120P2，作为遮光膜。第3中间掩模82a则在石英玻璃等的掩模衬底上配置描绘第2布线130用的第2终端区图案(第j终端区图案)130P1和第2线部图案(第j终端区图案)130P2，作为遮光膜。
根据图24～图26所示的中间掩模组，作为连接部分下层布线的第1终端区图案110P1与部分上层布线的第2终端区图案110P2的通路图案120P1、120P2的形状，采用八角形的通路。因此，通路图案120P1、120P2不会从具有0度、45度、90度、135度的布线的布线层上露出，可谋求提高成品率。又由于在第1终端区110D1与作为上层布线的第1终端区130P1的重叠区配置2个通路图案120P1、120P2，比配置1个通路图案时半导体集成电路的可靠性提高。利用图1所示的最佳通路置换手段30与周围通路图案的配置环境对应地将通路图案120P1、120P2置换成优化的最佳通路。因此，即使布线稀疏区产生孤立通路的情况下，也难以出现孤立通路曝光后图案缩小或缺损，从而能提供防止成品率降低且可靠性高的半导体集成电路。
半导体集成电路
图27和图28示出一例实施方式1的半导体集成电路的多层布线的结构。图28是从沿图27的I-I的剖面看的剖视图。如图28所示，半导体集成电路具有在元件形成区配置半导体元件91的半导体衬底90、淀积在半导体衬底90上的第1层间绝缘膜92、淀积在第1层间绝缘膜92的上层的第k层间绝缘膜93、配置在第k层间绝缘膜93上的第k布线110的第k终端区1101。使用图24所示的第1中间掩模80a，以光刻制版和RIE对铝(Al)、铝合金(Al-Si、Al-Cu-Si)等金属膜制作图案，则能形成第k布线110。即，可在金属膜上涂敷光刻胶，并且用图24的中间掩模以步进曝光装置进行曝光，将显像后得到的光刻胶图案作为掩模，用金属膜和RIE进行蚀刻。
在第k布线110的第k终端区1101上配置第k+1层间绝缘膜95。在第k+1层间绝缘膜95填入连接第k终端区1101的2个通路插件1201、1202。用图25所示的第2中间掩模组81a，借助光刻制版对涂敷在第k+1层间绝缘膜95上的光刻胶制作图案，并且将制作图案所得的光刻胶作为掩模，用RIE将第k层间绝缘膜95蚀刻到露出部分第1布线110，即可获得这些通路插件1201、1202。在第k+1层间绝缘膜95上配置第k+1布线130的第k+1终端区1301。在第k+1区1301的深部配置第k+1线部1302，使其垂直于第k+1终端区1301，如图27的俯视图所示。用图26的第3中间掩模82a对金属膜上涂敷的光刻胶制作图案，将该制作图案所得的光刻胶作为掩模，用RIE蚀刻第k+1布线130，即可得第k+1线部1302。在第k+1层间绝缘膜95上配置第k+2层间绝缘膜97。
根据本发明实施方式1的半导体集成电路，在作为下层布线的第k布线110与作为上层布线的第k+1布线的布线之间配置用具有八角形通路图案的第2中间掩模81a形成的多个通路插件1201、1202。因此，比布线之间配置1个通路时不容易产生布线缩短造成的通路缺损。由图1所示的最佳通路置换手段30将通路插件1201、1202的尺寸对应于与周围通路图案的配置环境优化成最适合的最佳通路。因此，能在布线稀疏区产生孤立通路时，也不容易产生孤立通路曝光后图案缩小或缺损，从而能提供防止成品率降低且可靠性高的半导体集成电路。
实施方式2
自动设计装置
如图29所示，本发明实施方式2的自动设计装置是一种计算机系统，具有受理操作者输入的数据和命令等的输入装置3、执行布局设计等各种运算的运算处理部(CPU)1a、输出布局结果等的输出装置4、存放半导体集成电路的布局设计所需的规定数据等的主存储装置2a、程序存储装置5和数据存储装置6。将主存储装置2a、输入装置3、输出装置4、程序存储装置5和数据存储装置6分别连接CPU1a。CPU1a具有最佳通路列表编制手段10、布局设计手段20a、最佳通路置换手段30和违反设计判定手段40。
布局设计手段20a具有单元设计部21、布线设计部22、斜布线设计部22a和通路设计部23。斜布线设计部22a，如图30(a)所示，具有斜布线信息提取部22Aa、第1层斜布线设计部22Ba、第2层斜布线设计部22Ca、……、下层(k层)斜布线设计部22Xa、上层(k+1层)斜布线设计部22Ya，并且在单元的上层配置具有“倾斜”的布线的布线层。这里，“倾斜”的布线是指将一布线连接成从另一布线延伸的方向看按顺时针回转或逆时针回转形成“钝角”的布线。实施方式2中，“钝角”除进行0度、45度、90度的布线外，最好是135度。
由图30(b)所示，斜布线设计信息提取部22Aa从主存储装置2a提取布线形状、布线设计信息等需要的信息。下层(k层)斜布线设计部22Xa如图31(a)所示，在自动设计装置的存储器空间内虚拟设置的芯片区上配置往第1方向(图31(a)中对图纸水平的方向)延伸的第1终端区110D1和连接第1终端区110D1在图纸中的右侧端部并且往从第1方向看按顺时针回转135度的方向(图纸中的右上方向)延伸的第1线部110D2。上层(k+1层)斜布线设计部22Ya例如，如图31(c)所示，在虚拟芯片区上配置往第1方向延伸的第2终端区130D1和连接第2终端区130D1在图纸中的左侧端部并且往从第1方向看按逆时针回转135度的方向(图纸中的左上方向)延伸的第2线部130D2。
如图30(b)所示，下层(k层)斜布线设计部22Xa还可具有下层(k层)布线设定部22X1a和下层(k层)扩充区设定部22X2a。下层(k层)布线设定部22X1a将第1终端区110D1和第1线部110D2配置在虚拟芯片区上。下层(k层)扩充区设定部22X2a提取第1终端区110D1的终端部，并且在第1终端区110D1的终端部配置扩充区110D3。
主存储装置2a具有库信息存放部50A、最佳通路列表存放部55、布局设计信息存放部60a和违反设计判断信息存放部70。库信息存放部50a具有单元形状信息存放部51、布线形状信息存放部52、斜布线形状信息存放部52a和通路形状信息存放部53，存放布局设计所需的单元、布线、通路各自的基本形状信息。布局设计信息存放部60a具有单元设计信息存放部61、布线设计信息存放部62、斜布线设计信息存放部62a和通路设计信息存放部63，存放存放布局设计所需的单元、布线、通路各自的基本设计信息。其它与图1所示的自动设计装置相同，因而省略重复的记述。
从下文对自动设计装置的说明会进一步明确，根据本发明实施方式2的自动设计装置，如图34所示，作为使具有由斜布线设计部22a配置的“倾斜”布线的布线层之间连接的通路，配置八角形的概略设定通路120D1、120D2。因此，与在包含斜布线的布线层之间配置四角形通路时相比，不容易产生通路违反设计。斜布线设计部22a配置的“倾斜”布线是指将同一布线层上的一布线连接成从另一布线延伸的方向看按顺时针回转或逆时针回转形成“钝角”的布线。通过使布线的交叉部分为钝角，交叉部分的布线图案面积变大，因而与形成具有90度弯折的正交布线时相比，能使交叉部分曝光不充分的问题难以产生。因此，根据图29所示的自动设计装置，能减少布线交叉部分布线图案变细造成与通路接触欠佳(缩短)的问题，可提供提高布线效率的半导体集成电路。又由于最佳通路列表置换手段30修正布局设计手段20a设计的布局上的概略设定通路，进行优化时，根据配置环境从预先优化的“最佳通路列表”中提取尺寸和形状作置换即可，因而不必对各个概略设定通路分别进行OPC处理，能缩短处理时间。
自动设定方法
接着，用图33的流程图说明图29所示实施方式2的自动设计装置的设计方法。
(a)首先，在图33的步骤S201中，通过输入装置3，在单元形状信息存放部51登记将逻辑单元、功能块等各种形状信息作为布局设计所需库信息记录的单元形状信息。将记录布线图案的形状和尺寸等各种形状信息的布线形状信息通过输入装置3登记到布线形状信息存放部52。通过输入装置3将记录斜布线图案的形状和尺寸等各种形状信息登记到斜布线形状信息存放部52a。通过输入装置3，在通路形状信息存放部53登记正方形通路、长方形通路、多角形通路等各种通路形状信息。
(b)其次，步骤S203中，最佳列表编制部10读出通路形状信息存放部53和通路设计信息存放部63存放的通路的形状信息和设计信息，按照图15所示的流程图编制规定根据布局设计手段20能设计的全部概略设定通路的配置环境优化的尺寸和形状的最佳通路列表。
(c)接着，在步骤S211中，单元设计部21从单元形状信息存放部51提取需要的单元的形状信息，读出单元设计信息存放部61存放的设计信息，并且在自动设计装置的存储器空间内虚拟设置的半导体芯片区上设计I/O单元、基本单元、宏单元等逻辑单元和基本块。接着，步骤S213中，斜布线设计部22a从布线形状信息存放部52提取需要的布线形状信息，读出布线设计信息存放部62存放的设计信息，配置半导体芯片区配置的电源布线、时钟布线或半导体芯片区的上层的层间绝缘膜中配置的信号布线等。
(d)步骤S213中，如图34所示，图30(b)的下层(k层)斜布线设定部22X1a将存储器空间内虚拟形成的布局上分别平行排列的栅Xp-1、Xp、Xp+1、……和对栅Xp-1、Xp、Xp+1、……垂直排列的栅Yp-1、Yp、Yp+1、……组成的栅作为基础，将图31(a)所示的第1终端区110D1配置成对栅Xp-1、Xp、Xp+1、……平行。接着，下层(k层)斜布线设定部22X1a配置从第1终端区110D1在图纸中的右侧端部往对栅Xp-1、Xp、Xp+1、……倾斜的方向(即从第1方向看按顺时针回转135度的方向)延伸的第1线部110D2。配置图32(a)所示的第1扩展区110D3时，图30(b)的下层(k层)扩展区设定部22X2在第1终端区110D1的图纸中的左侧端部配置八角形的第1扩展区110D3。
(e)接着，如步骤S213b所示，图30(a)的上层(k+1层)斜布线设计部22Ya如图34所示，将第2终端区130D1配置成对栅Xp-1、Xp、Xp+1、……平行，使其在第1布线110D的第1终端区110D1上重叠。进而上层(k+1层)斜布线设计部22Ya配置往对栅Xp-1、Xp、Xp+1、……倾斜的方向(即从第2终端区130D1的图纸中的左侧端部往从第1方向看按逆时针回转135度的方向)延伸的第2线部130D2。
(f)接着，步骤S215中，通路设计部23从通路形状信息存放部53提取需要的形状信息，读出通路设计存放部63存放的设计信息和步骤S113中执行的布线信息，并配置使第1布线110D与第2布线130D之间连接的概略设定通路120D1、120D2。步骤S215a中，图30(b)的重叠区提取部23Y1提取第1布线110D与第2布线130D的重叠区，即在布局上重叠配置第1终端区110D1和第2终端区130D1的区域，如图34所示。
(g)接着，步骤S215b中，通路配置部23Y2根据重叠区提取部23Y1提取的信息和通路设计信息存放部63存放的设计信息，判断概略设定通路120D1、120D2是否处在布线交叉部分。概略设定通路120D1、120D2处在布线交叉部分时，进至步骤S215c；不处在该部分，则进至步骤S215d。步骤S215c中，通路配置部Y2如图34所示，分别将概略设定通路120D2、120D1置于第1终端区110D1和第1线部110D2的布线交叉部分、第2终端区130D1和第2线部130D2的布线交叉部分后，进至步骤S121。
(h)另一方面，概略设定通路120D1、120D2未处在布线交叉部时，在步骤S215d中，通路设定部23Y2如图38所示，避开第1终端区110D1和第1线部110D2的布线交叉部分、第2终端区130D1和第2线部130D2的布线交叉部分，分别放置概略设定通路120D1、120D2后，进至步骤S121。步骤S121及其后，与图14所示的流程图相同，因而省略说明。
根据本发明实施方式2的自动设计方法，通路设计部23在具有斜布线设计部22a配置的“倾斜”布线的布线层上配置八角形的概略设定通路120D1、120D2。因此，比在包含斜布线的布线层之间配置四角形通路时不容易产生通路违反设计。斜布线设计部22a配置“倾斜”的布线将同一布线层上的一布线连接成从另一布线延伸的方向看按顺时针回转或逆时针回转形成“钝角”。通过使布线的交叉部分为钝角，交叉部分的布线图案面积变大，因而与形成具有90度弯折的正交布线时相比，能使交叉部分曝光不充分的问题难以产生。而且，通路设计部23通过避开布线交叉部分地进行配置，使通路缺损不容易产生，成品率提高。即，根据实施方式2的自动设计方法，能减少布线交叉部分变细造成与通路接触欠佳(缩短)的问题，可提供提高布线效率的半导体集成电路。又由于最佳通路列表置换手段30修正布局设计手段20a设计的布局上的概略设定通路，进行优化时，根据配置环境从预先优化的“最佳通路列表”中提取尺寸和形状作置换即可，因而不必对各个概略设定通路分别进行OPC处理，能缩短处理时间。
中间掩模组
图34～图41示出实施方式2的半导体集成电路的CAD数据实例。图34～图41是图29所示自动设计装置可设计的半导体集成电路芯片区的极少部分的CAD数据，示出一例图33的步骤S215中概略设定通路120D1、120D2的配置完成后的CAD数据。
如图34所示，将第1终端区110D1配置成对栅Xp-1、Xp、Xp+1、……平行延伸。在第1终端区110D1的图纸中的右侧端部配置往对栅Xp-1、Xp、Xp+1、……倾斜的方向(即从第1终端区110D1延伸的方向看按顺时针回转135度的方向)延伸的第1线部110D2。将第2终端区130D1配置重叠在第1终端区110D1上。把第2线部130D2配置成从第2终端区130D1的图纸中的左侧端部对栅Xp-1、Xp、Xp+1、……倾斜的方向(即从第2终端区130D1延伸的方向看按顺时针回转135度的方向)延伸。在成为第1布线110D的弯折部分B1的第1终端区110D1与第1线部110D2的连接部分配置八角形概略设定通路120D1。在成为第2布线130D的弯折部分B2的第2终端区130D1与第2线部130D2的连接部分配置八角形概略设定通路120D2。
图29所示的自动设计装置也可设计图35所示的CAD数据，即在图34的第1终端区110D1的图纸中的左侧端部配置八角形的扩充区110D3，并且使第2终端区130D1的图纸中的另一右侧端部为八角形的扩充区130D3。如图36和图37所示，图29所示的自动设计装置还可设计将第1终端区110D1和第2终端区130D1配置成对栅Xp-1、Xp、Xp+1、……倾斜45度的CAD数据。
倾斜配置图34～图37所示的CAD数据，使第1布线110D的第1终端区110D1与第1线部110D2的夹角从第1终端区110D1的延伸方向看按顺时针回转方向形成钝角或第2布线130D的第2终端区130D1与第2线部130D2的夹角从第2终端区130D1的延伸方向看按反时针回转形成钝角。通过作倾斜布线，使交叉的角度为钝角，能使交叉部分的面积比用正交布线时大。因此，能将由于曝光不充分而发生的布线弯折部分的图案缩小抑制得较少，从而配置在交叉部分的通路不容易产生缺损，可获得抑制成品率降低的半导体集成电路。作为连接第1终端区110D1和第2终端区130D1的通路，配置八角形的概略设定通路120D1、120D2，则设计倾斜布线方面的约束少，可靠性提高。
如图38和图39所示，避开第1终端区110D1与第1线部110D2的连接部分和第2终端区130D1与第2线部130D1的连接部分，配置概略设定通路120D1、120D2，因而通路1201、1202的缺损少，能提供连接可靠性高的半导体集成电路。图34～图39设想在对半导体电路集成度影响小的布线区配置多个通路，因而布线方面配置2个概略设定通路120D1、120D2。然而，如图39和图40所示，当然通路1201的配置数量不限于多个，也可在第1终端区110D1与第2终端区130D1的重叠部分仅配置一处。
图42～图44示出一例实施方式2的中间掩模组。图42～图44所示的中间掩模组是由图案发生装置等根据图29所示的自动设计装置取得的CAD数据制造的，示出第1中间掩模(第i层中间掩模)80b、使掩模对准第1中间掩模80b的投影像地进行投影用的第2掩模(第i+1层中间掩模)81b、使掩模对准第1中间掩模80b和第2中间掩模81b的投影像地进行投影用的第3中间掩模(第i+2层中间掩模)82ba。
第1中间掩模80b将在半导体集成电路上描绘第1布线110用的第1终端区图案(第I终端区图案)110P1和第1线部图案(第i线部图案)110D2作为由Cr、Cr2O3等遮光膜组成的图案，配置在石英玻璃等掩模衬底上。第2中间掩模81b配置八角形的通路图案120P1、120P2，作为遮光膜。第3中间掩模82b配置描绘第2布线130用的第2终端区图案(第j终端区图案)130P1和第2线部经图案(第j线部图案)130P2，作为遮光膜。
根据图42～图44所示的中间掩模组，在具有将同一布线层上的一布线连接成从另一布线看按顺时针回转或逆时针回转形成“钝角”的“倾斜”布线的布线层上配置八角形的概略设定通路120D1、120D2。因此，通路图案120P1、120P2不会从具有0度、45度、90度、135度的布线的布线层上露出，能防止成品率降低。又由于在第1终端区图案110P1与作为上层布线的第2终端区图案130P1的重叠区配置2个概略设定通路图案120P1、120P2，比配置1个通路图案时半导体集成电路的可靠性提高。而且，使布线的连接部分为钝角，从而连接部分的布线图案面积变大，与具有90度弯折的正交布线相比，能使交叉部分曝光不充分不容易产生。即，根据图29所示的自动设计装置，能减少在布线交叉部分布线图案变细造成的通路接触欠佳(缩短)，可提供提高布线效率的半导体集成电路。又，图29所示的最佳通路置换手段30将图42～图44所示的通路图案120P1、120P2与周围通路图案的配置环境对应地置换成优化的最佳通路。因此，即使布线稀疏区产生孤立通路的情况下，也难以出现孤立通路曝光后图案缩小，从而能提供防止成品率降低且可靠性高的半导体集成电路。
半导体集成电路
图45和图46示出一例实施方式2的半导体集成电路的多层布线的结构。图46是从沿图45的II-II的剖面看的剖视图。如图46所示，半导体集成电路具有在元件形成区配置半导体元件91的半导体衬底90、淀积在半导体衬底90上的第1层间绝缘膜92、淀积在第1层间绝缘膜92的上层的第k层间绝缘膜93、配置在第k层间绝缘膜93上的第k布线110的第k终端区1101。如图45所示，在第k终端区1101的图纸中的右侧端部配置往从第k终端区1101的延伸方向看按顺时针回转135度的方向延伸的第k线部1102。使用图42所示的中间掩模，以光刻制版和RIE对铝(Al)、铝合金等金属膜制作图案，则能形成第k布线110。即，可在金属膜上涂敷光刻胶，并且用图42的第1中间掩模以步进曝光装置进行曝光，将显像后得到的光刻胶图案作为掩模，用金属膜和RIE进行蚀刻。
如图46所示，在第k终端区1101的上表面连接2个通路插件1201、1202。配置第k+1层间绝缘膜95，使其包围第k终端区1101和第k线部1102的上表面和通路插件1201、1202的周围。用图43所示的第2中间掩模81b以光刻制版对第k+1层间绝缘膜95上涂敷的光刻胶制作图案，将制作图案所得的光刻胶作为掩模，用RIE对第k层间绝缘膜95进行蚀刻到露出部分第1布线110，即可取得通路插件1201、1202。
在第k+1层间绝缘膜95上配置第k+1布线130的第k+1终端区1301。在第k+1终端区1301的深部，如图45所示，配置第k+1线部1302，使其往从第k+1终端区1301的延伸方向看按逆时针回转135度的方向延伸。可用图44所示的第3中间掩模82b以光刻制版对金属膜上涂敷的光刻胶制作图案，将制作图案所得的光刻胶作为掩模，用RIE对第k+1布线130进行蚀刻。在第k+1层间绝缘膜95上配置第k+2层间绝缘膜97。
根据本发明实施方式2的半导体集成电路，如图45和图46所示，在具有将同一布线层上的一布线连接成从另一布线延伸的方向看按顺时针回转或逆时针回转形成“钝角”的“倾斜”布线的第k布线110与第k+1布线之间配置根据八角形通路图案形成的多个通路插件1201、1202。因此，不容易产生布线缩短造成的通路缺损。又由于通过使布线的连接部分为“钝角”，加大连接部分的布线图案面积，与具有90度弯折的正交布线相比，能使交叉部分曝光不充分不容易产生。即，根据图29所示的自动设计装置，能减少在布线交叉部分布线图案变细造成的通路接触欠佳(缩短)，可提供提高布线效率的半导体集成电路。又，图29所示的最佳通路置换手段30将通路插件1201、1202的尺寸与周围通路图案的配置环境对应地优化成最适合的最佳通路。因此，即使布线稀疏区产生孤立通路的情况下，也难以出现孤立通路曝光后图案缩小或缺损。因此，根据实施方式2的半导体集成电路，能提供防止成品率降低且可靠性高的半导体集成电路。
半导体集成电路的制造方法
接着，说明实施方式2的半导体集成电路的制造方法。半导体集成电路制造方法是一实例，当然可用其他各种制造方法(包括本例的变换例)实现。
(a)如图47所示，在元件形成区形成半导体元件91的硅半导体衬底90上用化学汽相淀积法(CVD)淀积氧化硅膜(SiO2膜)等第1层间绝缘膜92，并利用化学机械研磨法(CMP)使表面平坦。接着，在该第1层间绝缘膜92上用喷镀法、蒸镀法淀积铝(Al)等组成的导电薄膜92a，并且在该导电薄膜92a上涂敷光刻胶膜92c。接着，将图47所示的半导体衬底90配置在缩小投影曝光装置(步进曝光装置)等的曝光台上。用预先准备的中间掩模对光刻胶膜92c进行曝光、显像。将制完图案的光刻胶膜92c作为掩模，进行反应性离子蚀刻(RIE)，有选择地去除导电膜92a。然后，在导电膜92a上淀积未示出的第2层间绝缘膜。
(b)接着，在第2层间绝缘膜的更上一层，利用CVD法淀积第k层间绝缘膜93，并利用CMP使表面平坦。接着，如图48所示，在第k层间绝缘膜93上淀积导电薄膜94，并利用CMP法使导电薄膜94平坦。在该导电薄膜94上涂敷光刻胶。
接着，将图48所示的半导体衬底90配置在步进曝光装置上，用图42所示的第1中间掩模80b对光刻胶膜96进行曝光、显像，在导电膜92上对光刻胶膜96制作图案，如图49所示。接着，将制作图案后的光刻胶膜96作为掩模，利用RIE有选择地去除导电膜94。其后，去除光刻胶膜96，则如图50和图51所示，在第k层间绝缘膜93上形成包含第k终端区1101和第k线部1102的第k布线110。
(c)接着，如图52所示，利用CVD法在第k布线110上淀积第k+1层间绝缘膜95，并且用CMP法使其平坦后，淀积光刻胶膜98。接着，用图43所示的第2中间膜81b对光刻胶膜98制作图案后，如图53的截面图和图54的俯视图所示，利用RIE等有选择地去除第k+1层间绝缘膜95，以在第k布线110的上部形成开口部(通路孔)95A、95B。接着，如图55所示，利用喷镀法、蒸镀法等将钨(W)、钼(Mo)等高熔点金属填入通路孔95A、95B后，利用CMP使表面平坦，从而形成通路插件1201、1202。
(d)接着，如图56所示，在第k+1层间绝缘膜95上，利用喷镀法、蒸镀法等淀积Al等组成的导电薄膜99。进而，在导电薄膜99上淀积光刻胶膜104。然后，用图44所示的第3中间掩模82b对光刻胶膜104制作图案，将制作图案后的光刻胶膜104作为掩模，用RIE有选择地去除导电薄膜99，以形成包含第k+1终端区1301和第k+1线部1302的第k+1布线130。如图57的截面图和图58的俯视图所示。接着，利用CVD法在第k+1层间绝缘膜95上淀积第k+2层间绝缘膜97，并且用CMP等使表面平坦。
利用以上的工序完成本发明实施方式2的半导体集成电路。根据本发明实施方式1的半导体集成电路，在具有倾斜配置成对一布线按顺时针回转或逆时针回转形成“钝角”的布线的布线层(第k布线110和第k+1布线130)的布线重叠部分配置多个通路插件1201和通路1202。因此，与在具有90度交叉的布线交叉部位配置通路图案时相比，不容易产生布线缩短造成的通路缺损，能制造可靠性高的半导体集成电路。由图1所示的最佳通路置换部将通路插件1201、1202的尺寸置换成考虑与周围存在的通路的配置关系的尺寸的最佳通路，因而不容易产生曝光不充分造成的通路缺损，可制造使可靠性进一步提高的半导体集成电路。
实施方式3
自动设计装置
如图59所示，本发明实施方式3的自动设计装置是一种计算机系统，具有受理操作者输入的数据和命令等的输入装置3、执行布局设计等各种运算的运算处理部(CPU)1b、输出装置4、主存储装置2b、程序存储装置5和数据存储装置6。将主存储装置2b、输入装置3、输出装置4、程序存储装置5和数据存储装置6分别连接CPU1b。CPU1b具有最佳通路列表编制手段10、布局设计手段20a、最佳通路置换手段30和违反设计判定手段40。
布局设计手段20b具有单元设计部21、布线设计部22、斜布线设计部22a、通路设计部23和虚设图案设计部24。虚设图案设计部24如图60(a)所示，具有虚设图案设计信息提取部24A、第1层虚设图案设计部24B、第2层虚设图案设计部24C、……、下层(k层)虚设图案设计部24X、上层(k+1层)虚设图案设计部24Y。
虚设图案设计信息提取部24A从主存储装置2b提取虚设图案的形状信息和设计信息等。如图64所示，第1层虚设图案设计部24B、第2层虚设图案设计部24C、……、下层(k层)虚设图案设计部24X、上层(k+1层)虚设图案设计部24Y将八角形的虚设图案140Da1、140Da2、……、140g6、……配置在与第1布线110D相同的平面。
下层(k层)虚设图案设计部24X如图60(b)所示，还具有下层(k层)虚设图案产生部24X1、下层(k层)虚设图案修正部24X2和下层(k层)虚设布线产生部24X3。如图62所示，下层(k层)虚设图案产生部24X1使配置在半导体集成电路装置内的存储器内虚拟配置的布局的第1布线110D上阵列状产生八角形的虚设图案140Da1、140Da2、……、140g6、……。下层(k层)虚设图案修正部24X2如图23和图64所示，从虚设图案140Da1、140Da2、……、140g6、……中提取违反设计的虚设图案140Da3、140Da4、……、140f6、……，将其从布局上删除。下层(k层)虚设布线产生部24X3如图65所示，连接相邻的虚设图案140Da1、140Da2、……、140g6、……，并配置虚设布线140DA、140DB、……、140C、……。
主存储装置2b具有库信息存放部50b、最佳通路列表存放部55、布局设计信息存放部60b和违反设计判断信息存放部70。库信息存放部50b具有单元形状信息存放部51、布线形状信息存放部52、斜布线形状信息存放部52a、通路形状信息存放部53和虚设图案形状信息存放部，存放布局设计所需的单元、布线、通路、虚设图案各自的形状信息。
布局设计信息存放部60b具有单元设计信息存放部61、布线设计信息存放部62、斜布线设计信息处罚部62a、通路设计信息存放部63和虚设图案设计信息存放部64，存放布局设计所需的单元、布线、通路、虚设图案各自的基本设计信息。此外，与图29所示的自动设计装置相同，因而省略重复的记述。
从下文的自动设计装置的设计方法的说明会进一步明确，根据实施方式3的自动设计装置，虚设图案设计部24在与作为第k层布线的第1布线110D相同的层上配置八角形的虚设图案140Da1、140Da2、……、140g6、……，因而第k层的布线层的疏密分布一定，淀积在上层的层间绝缘膜容易平坦。又与八角形虚设图案140Da1、140Da2、……、140g6、……连在一起形成虚设布线140DA、140DB、……、140DC、……。因此，如图66所示，不产生以往在具有斜图形的布线层上配置虚设图案或虚设布线时发生在线段最小长度出现处附近的“棘状图形”，能提供使用对违反设计的修改少的布局的半导体集成电路。
自动设计方法
接着，用图71的流程图说明实施方式3的自动设计方法。
(a)首先，在图71的步骤S201中，通过输入装置3在单元形状信息存放部51登记已记录逻辑单元、功能块等各种形状信息的单元形状信息，作为布局设计所需的库信息。通过输入装置3将已记录布线图案的形状和尺寸等各种形状信息的布线形状信息登记到布线形状信息出存放部52。将已记录斜布线图案的形状和尺寸等各种形状信息的斜布线形状信息通过输入装置3登记到斜布线形状信息存放部52a。通过输入装置3将已记录的正方形通路、长方形通路、多角形通路等各种形状信息的通路形状信息登记到通路形状信息存放部53。通过输入装置3将已记录八角形虚设图案形状信息的虚设图案形状信息登记到虚设图案形状信息存放部54。
(b)接着，步骤S203中，最佳通路列表编制手段10读出通路形状信息存放部53和通路设计信息存放部63存放的通路形状信息和通路设计信息，按照图15所示的流程图编制定义根据布局设计手段20b能设计的全部概略设定通路的配置环境优化的尺寸和形状的最佳通路列表。
(c)接着，步骤S211中，单元设计部21从单元形状信息存放部51提取所需单元的形状信息，读出单元设计信息存放部61存放的设计信息，在自动设计装置的存储器空间内虚拟设置的半导体芯片区上设计I/O单元、基本单元、宏单元等逻辑单元、基本块。接着，步骤S213中，斜布线设计部22从布线形状信息存放部52提取需要的布线的形状信息，读出布线设计信息存放部62存放的设计信息，配置半导体芯片区配置的电源布线、时钟布线或半导体芯片区上层的层间绝缘膜中配置的信号布线等。
(d)接着，步骤S215中，通路设计部23从通路形状信息存放部53提取需要的形状信息，读出通路设计信息存放部63存放的设计信息和步骤S113中执行的布线信息，配置使第1布线110D和第2布线130D之间连接的概略设定通路120D1、120D2。接着，步骤S217中，虚设图案设计部24按照后面阐述的图72所示的流程图，在步骤S213中已布线的布线层上配置虚设图案或虚设布线后，进至步骤S121。步骤S121及其后与图14所示的流程图相同，因而省略说明。
接着，按照图72所示的流程图说明实施方式3的虚设图案设计方法。
(a)图72的步骤S217a中，图60的虚设图案设计信息提取部24A提取布局上配置的例如图61所示的布线布局信息，并分别从图59的虚设图案形状信息存放部54和虚设图案设计信息存放部64对已提取的布局信息提取满足设计基准的八角形虚设图案的形状信息和设计信息。
(b)接着，步骤S217b中，如图62所示，图60(b)的下层(k层)虚设图案产生部24X1以布局上形成的栅Xp-1、Xp、Xp+1、……和栅Yp-2、Yp-1、Yp、……为基础，在布局上阵列状产生八角形的虚设图案140Da1、140Da2、……、140g6、……。接着，步骤S217c中，图60(b)的下层(k层)虚设图案修正部24X2删除产生违反设计的虚设图案，即重叠在图63的第1布线110D上形成的虚设图案140Da3、140Da4、140Db1～140Da4、140Dc1、140Dc2、140Dc3、140Dc4、140Dd2、140Dd3、140Dd5、140Dd6、140De1～140De3、140Df1～140Df6。结果，取得图64所示的布局。
(c)接着，步骤S217d中，下层(k层)虚设布线产生部24X3读出由输入装置3预先输入的设计信息，并判断是否阵列状配置虚设图案。阵列状配置虚设图案140Da1、140Da2、……、140g6、……时，结束作业。未阵列状配置时，进至步骤S217e。步骤S217e中，如图65所示，下层(k层)虚设布线产生部24X3通过分别连接相邻配置的虚设图案140Da1、140Da2、……、140g6、……，形成虚设布线150DA、150DB、……、150DC、……。
(d)图65中，形成分别连接虚设图案140Da1、140Da2的虚设布线150DA。形成分别连接虚设图案140Da5、140Da6、140Db5、140Db6、140Dc6、的虚设布线150DB。形成连接虚设图案140Dc1、和未示出的虚设图案的虚设布线150DC。形成分别连接虚设布线43、虚设图案140Dg1～140Dg6、的虚设布线150DE，其中虚设布线43分别连接140Dc3、140Dd4、140De4、140De5、140De6。
利用以上的步骤可实现实施方式3的自动设计方法。根据实施方式3的自动设计方法，虚设图案设计部24在与作为第k层布线的第1布线110D相同的层上配置八角形的虚设图案140Da1、140Da2、……、140g6、……，因而第k层的布线层的图案的疏密分布一定淀积在上层的层间绝缘膜容易平坦。又与八角形虚设图案140Da1、140Da2、……、140g6、……连在一起形成虚设布线140DA、140DB、……、140c、……。因此，如图66所示，不产生以往在具有斜图形的布线层上配置虚设图案或虚设布线时发生在线段最小长度出现处附近的“棘状图形”，能提供使用对违反设计的修改少的布局的半导体集成电路。
虚设图案140Da1、140Da2、……、140g6、……的配置位置不限于阵列状，也可为图67所示的配置。这时，如图67所示，下层(k层)虚设图案修正部24X2分别删除违反设计的虚设图案140Da2、140Da3、140Db1～140Db4、140Dc1～140Dc4、……、140Dd1、140Dd2、140Dd4、140Dd5、140De1、140De2、140De4、140Dfl～140Df3、140Df5、140Dg1～140Dg3、140Dh1～140Dh5、140Di2、～140Di4。结果，取得图69所示的布局。又，如图70所示，可分别延长周边虚设图案140Da1、140Da4、140Db5、140Dd3、140De3、140Df4、140Dg4、140Di1、140Dj1～140Dj5，以形成虚设布线140DA、140DB、140DD、140DE。
图73是示出实施方式3的中间掩模83的极少一部分的实例，图74示出一例用图73的中间掩模83在第k层间绝缘膜93形成第k布线110和虚设图案140Da1、140Da2、……、140Dg6、……的半导体集成电路。根据图74所示嘚半导体集成电路，由于在与第k布线相同的层上具有八角形的虚设布线图案140Dd4、140Dg3，布线层的图案疏密一定，在布线层的上层形成的层间绝缘膜容易平坦。因此，使半导体集成电路为多层布线结构时，通过掩模对准图73所示那样的具有八角形虚设图案的中间掩模的投影像进行制造，能提供平坦性高的半导体集成电路。
实施方式4
自动设计装置
如图75所示，本发明实施方式4的自动设计装置是一种计算机系统，具有受理操作者输入的数据和命令等的输入装置3、执行布局设计等各种运算的运算处理部(CPU)1c、输出布局结果等的输出装置4、存放半导体集成电路布局设计所需的规定数据等的主存储装置2c、程序存储装置5和数据存储装置6。将主存储装置2c、输入装置3、输出装置4、程序存储装置5和数据存储装置6分别连接CPU1c。
CPU1c具有最佳通路列表编制手段10、布局设计手段20c、最佳通路置换手段30和违反设计判定手段40。布局设计手段20c具有单元设计部21、布线设计部22、斜布线设计部22a、通路设计部23和斜单元设计部26。“斜单元”例如，如图77所示，表示规定外形的四角形的一组对角为锐角的单元，即外形为平行四边形的单元。斜单元设计部26在自动设计装置的存储器空间内虚拟设置的半导体集成电路芯片区上配置平行四边形的I/O单元、基本单元、宏单元等逻辑单元、功能块，从而形成图78～图80所示的主芯片902a～902c。
主存储装置2c具有库信息存放部50c、最佳通路列表存放部55、布局设计信息存放部60c和违反设计判断信息存放部70。库信息存放部50c具有单元形状信息存放部51、斜单元形状信息存放部56布线形状信息存放部52和通路形状信息存放部53。斜单元形状信息存放部56除存放例如设计外角θ为45度的平行四边形的基本单元910用的形状信息外，还存放设计平行四边形的I/O单元形状、平行四边形的宏单元形状等所需的形状信息。布局设计信息存放部60c具有单元设计信息存放部61、斜单元存放部65、布线设计信息存放部62和通路设计信息存放部63。斜单元设计信息存放部65存放例如设计图78～图80所示的主芯片902a、902b、903b所需的设计信息。
从下文对自动设计装置的设计方法的说明会进一步明确，根据实施方式4的自动设计装置，由于在芯片区上配置平行四边形的单元，单元中应用斜布线时的设计变得容易。通过将单元的形状从以往的长方形改为平行四边形，能扩大栅极的宽度，而不改变单元宽度，所以在扩大的区域配置新布线，则能使半导体集成电路的电源密度增大。
自动设计方法
接着，用图76的流程图说明实施方式4的自动设计方法，以下所示的自动设计方法示出配置图77所示斜基本单元910作为配置在元件形成区上的基本单元的设计方法的实例，但如图79所示，除基本单元外，当然也可使I/O单元901的外形为平行四边形，或使宏单元903的外形为平行四边形。
(a)首先，在图76的步骤S301中，通过输入装置3在单元形状信息存放部51登记已记录逻辑单元、功能块等各种形状信息的单元形状信息，作为布局设计所需的库信息。通过输入装置3将有关斜单元的形状信息存放到斜单元形状信息存放部56。通过输入装置3将已记录布线图案的形状和尺寸等各种形状信息的布线形状信息登记到布线形状信息出存放部52。通过输入装置3将已存储正方形通路、长方形通路、多角形通路等各种形状信息的通路形状信息登记到通路形状信息存放部53。
(b)接着，步骤S303中，最佳通路列表编制手段10读出通路形状信息存放部53和通路设计信息存放部63存放的通路形状信息和通路设计信息，按照图15所示的流程图编制定义根据布局设计手段20c能设计的全部概略设定通路的配置环境优化的尺寸和形状的最佳通路列表。
(c)接着，步骤S310中，进行布局设计。即，步骤S311中，单元设计部21在自动设计装置的存储器空间内虚拟设置的半导体芯片区上配置I/O单元、基本单元、宏单元等逻辑单元、基本块。首先，在步骤S311a中，单元设计部21从单元形状信息存放部51和斜单元形状信息存放部56提取所需单元的形状信息。步骤S313b中，如图79所示，单元设计部21配置I/O单元901，使其沿芯片区的周边包围芯片区。接着，单元设计部21在周围被I/O单元包围的芯片区上配置宏单元903。
(d)接着，步骤S313c中，单元设计部21根据步骤S311a中提取的设计信息判断是否使芯片区上配置的基本单元的形状为斜单元。配置斜单元时，进至步骤S313d，在I/O单元901包围的芯片区上的宏单元903的周围列状配置按四边形定义外形的多个基本单元910。配置基本单元910的位置如图79所示，可配置成对列状排列在芯片区周围的I/O单元901形成的列平行或垂直，也可如图80所示，配置成对列状排列在芯片区周围的I/O单元901形成的列倾斜。不使基本单元的形状为斜单元时，在步骤S313e中，将一般用的四角形单元配置在芯片区上，进至步骤S315。
步骤S315～S330与图14所示的步骤S115～S130相同，因而省略重复的说明。根据实施方式4的自动设计方法，单元设计部21在自动设计装置的虚拟芯片区上配置斜单元形状信息存放部56存放的平行四边形的斜单元，因而对单元的上层应用斜布线时的设计变得容易。通过将单元的形状从以往的长方形改为平行四边形，能扩大栅极的宽度，而不改变单元宽度，所以在扩大的栅极区域配置新布线，则能使半导体集成电路的电源密度增大。
中间掩模组
图81(a)示出一例可基于实施方式4的自动设计装置设计的基本单元910的CAD数据。作为比较例，图81(b)和图81(c)示出以对以往的自动设计装置进行读出的方式可设计的基本单元910x、910y。图81(a)～图81(c)根据相同条件的接线要求进行驱动能力的比较。图81(a)所示的基本单元910具有外形为平行四边形的p+型半导体区913和n+型半导体区915，并且在p+型半导体区913和n+型半导体区915周围配置I/O单元901。栅极911在p+型半导体区913和n+型半导体区915上延伸。栅极911的上层配置布线917a、917b、918a、918b、919a、919b。
以往，是图81(b)所示的基本单元910x的驱动能力提高1.5倍时，如图81(c)所示，使基本单元910y的单元宽度L y比基本单元910x的宽度大1.5倍。然而，从图81(c)可知，加大基本单元910x的单元宽度L y时，有时导致配置在基本单元910y上的布线917的集成度降低。
反之，使用图81a()所示的实施方式4的基本单元910时，通过倾斜配置栅极911，能扩大栅极宽度，而不改变基本单元910的单元宽度Lx。图81(a)所示的基本单元910与驱动能力增加1.5倍前的图81(b)的基本单元910x相比，电源布线密度相同。图81(a)所示的基本单元910又由于通过倾斜配置栅极911，放置布线的空间增加，在空白的空间敷设新布线，能实现比图81(b)所示的基本单元910x电源密度高的布线。
比较横割图81(a)～图81(c)所示的实线X、Y、Z的横向布线数。图81(a)所示的基本单元910横割实线X的布线为2根(布线917a、918b)，横割实线Y的布线为1根(布线917a)，横割实线Z的布线为2根(布线918a、918b)。反之，图81(b)所示的比较例，其横割实线X的布线为2根(布线917ax、918ax)，横割实线Y的布线为3根(布线917ax、918ax、919bx)，横割实线Z的布线为2根(布线917ax、919ay)，可判明通过使用图81a()所示的基本单元910，栅极长度方向的布线重叠少。根据实施方式4的自动设计方法，通过在栅极长度方向空白的空间配置组合正交布线和斜布线的新布线，能提供谋求提高电源密度的半导体集成电路。
半导体集成电路
图77～图80示出根据可利用实施方式4的自动设计装置设计的CAD数据，能制造的半导体集成电路的基本单元910和主芯片902a～902c的实例。如图77所示，基本单元910为外角θ等于45度的平行四边形，具有栅极911、p+型半导体区913和n+型半导体区915。可由p+型半导体区913和栅极911构成p沟道MOS晶体管(pMOS晶体管)。可由n+型半导体区915和栅极911构成n沟道MOS晶体管(nMOS晶体管)。通过在半导体衬底90的芯片区配置图77所示的基本单元910，在基本单元910的周边部的芯片区配置I/O单元901，能构成图78所示的主芯片902a。
如图79所示，通过在周边部配置I/O单元901的芯片区配置宏单元903，在已配置I/O单元901和宏单元903的半导体衬底90的芯片区的剩余区域配置对I/O单元901形成的列平行或垂直的多个基本单元910，能构成主芯片902b。又，如图80所示，通过在已配置I/O单元901和宏单元903的芯片区的剩余区，往对I/O单元901形成的列倾斜45度的方向配置多个基本单元，能构成主芯片902c。
根据实施方式4的自动设计装置，在半导体衬底90的元件形成区配置按平行四边形定义外形的基本单元910。通过将基本单元910的形状从以往的长方形改为平行四边形，能扩大栅极宽度，而不改变单元宽度，所以可通过在扩大的栅极区配置新布线，谋求提高半导体集成电路的电源密度。又，结合平行四边形的基本单元910的形状适当进行斜布线，使完成的布线进一步增多，因而能提供电源密度高的半导体集成电路。
接着，说明实施方式4的半导体集成电路的基本单元910的制造方法。图82～图94示出图77的基本单元910从V-V方向看的实例。下面所示的基本单元的制造方法是一个例子，当然可利用其它各种制造方法(包括本例的变换例)实现。
(a)如图82所示，利用热氧化法等在半导体衬底90的表面形成氧化硅膜(SiO2膜)150。然后，用CVD法在氧化硅膜150上生长氮化硅膜(Si3N4膜)151。在该氮化硅膜151上涂敷光刻胶膜152后，如图83所示，利用光刻制版技术对光刻胶膜152制作图案，以形成开口部153A、153B、153C。
(b)接着，将制作图案后的光刻胶膜152作为掩模，进行反应性离子蚀刻(RIE)，有选择地去除半导体衬底90，以分别形成元件隔离形成槽154A、154B、154C。接着，如图84所示，去除光刻胶膜152后，如图85所示，利用CVD将氧化膜155填入元件隔离形成槽154A、154B、154C内部。接着，利用CMP法研磨氧化膜155的表面，使其平坦。
(c)接着，如图86所示，对半导体衬底90表面的氮化硅膜151作湿蚀刻，进行替代性氧化。接着，如图87所示，在半导体衬底90上形成利用光刻制版技术制作图案的光刻胶膜156，并且将硼(B)等p型杂质离子有选择地注入半导体衬底90的内部后，用剥离剂等去除光刻胶膜156。
(d)进而，如图88所示，在半导体衬底90上形成利用光刻制版技术制作图案的光刻胶膜157，并且将磷(P+)或砷(As+)等n型杂质离子有选择地注入半导体衬底90的内部后，用剥离剂等去除光刻胶膜157。接着，用湿蚀刻去除替代性氧化氮化膜(替代性氧化膜)151，并对进行离子注入后的杂质离子作热处理(驱入)后，如图89所示，在半导体衬底90的内部分别形成p阱90a和n阱90b，而不去除半导体衬底90的表面上形成的热氧化膜(未示出)。
(e)进而，在半导体衬底90的表面形成栅氧化膜158，并利用CVD法在整个栅氧化膜158上淀积多晶硅膜159。接着，将利用光刻制版技术制图案的光刻胶膜160形成在多晶硅膜159上。将该光刻胶膜160作为掩模，利用光刻制版法或异向性蚀刻法有选择地去除多晶硅膜159，从而形成栅极911。然后，利用剥离剂去除栅极911上形成的光刻胶膜160。
(f)接着，由图91所示，在n阱90b上形成利用光刻制版技术制作图案的光刻胶膜161，将光刻胶膜161和p阱90a上的栅极911作为掩模，有选择地注入P+或As+等n型杂质离子。然后，利用剥离剂去除光刻胶膜161。
(g)接着，如图92所示，在p阱90a上形成利用光刻制版技术制作图案光刻胶膜162，将光刻胶膜161和n阱上的栅极911作为掩模，有选择地注入B等p型杂质离子。然后，利用剥离剂去除光刻胶膜162。
(h)接着，利用热处理(RTA)使杂质离子激活并扩散，而且如图93所示，分别形成n+型或p+型源极/漏极区913、915，从而形成n沟道MOS晶体管和p沟道MOS晶体管。接着，使栅极911的上表面硅化后，在整个面上生长接触止蚀层163。
(i)接着，利用CVD法在接触止蚀层163上淀积第1层间绝缘膜92，并且如图94所示，利用CMP研磨第k层间绝缘膜93的表面，使其平坦。然后，在第k层间绝缘膜93中形成连接晶体管用的接触孔，并利用铜(Cu)等填入需要的布线，从而可制造实施方式4基本单元910。
如果在半导体衬底90的元件形成区配置图94所示的基本单元910，就取得图95所示的半导体集成电路。图95的第1层间绝缘膜92的上层结构与图46所示的半导体集成电路相同。根据使用实施方式4的基本单元910的半导体集成电路，由于在半导体衬底90的元件形成区配置一组对角为45度的平行四边形的基本单元910，在基本单元910的上层配置斜布线时的设计变得容易。通过使以往为长方形的基本单元910的形状成为平行四边形，能扩大栅极宽度，而不改变基本单元的单元宽度。因此，通过在扩大的栅极上配置新布线，能提供电源密度高的半导体集成电路。
其他实施方式
已如上文那样利用实施方式1～4记述了本发明，但不应理解为构成该揭示的一部分的论述和附图限定本发明。本领域的技术人员从该揭示会明白各种替换实施方式、实施例和运用技术。例如，通路或通路插件不仅使相邻的2个布线层之间连接，而且也可以是贯通多个布线层的堆叠通路或堆叠通路插件。因此，本发明的技术范围仅由根据上述说明妥善提出的权利要求书的发明特定事项限定。