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1、(10)申请公布号 CN 104282765 A (43)申请公布日 2015.01.14 CN 104282765 A (21)申请号 201410619955.5 (22)申请日 2014.11.06 H01L 29/78(2006.01) H01L 29/06(2006.01) H01L 21/04(2006.01) (71)申请人 株洲南车时代电气股份有限公司 地址 412001 湖南省株洲市石峰区时代路 169 号 (72)发明人 赵艳黎 刘可安 李诚瞻 高云斌 蒋华平 吴佳 丁荣军 (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 代理人 王宝筠 (54) 发明名称。
2、 一种新型碳化硅 MOS 器件及其制造方法 (57) 摘要 本发明提供了一种新型的碳化硅 MOS 器件及 其制造方法， 本发明在干法刻蚀后形成的粗糙度 较大的栅槽内表面外延一层 P外延层， 由于外延 层之后的 P外延层的表面粗糙度较低， 所以导电 沟道中载流子碰撞或散射几率会降低， 从而提高 碳化硅 MOS 器件反型沟道载流子迁移率， 达到降 低器件导通电阻的目的。 (51)Int.Cl. 权利要求书 2 页 说明书 4 页 附图 6 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书4页 附图6页 (10)申请公布号 CN 104282765 A CN 1。
3、04282765 A 1/2 页 2 1. 一种新型碳化硅 MOS 器件， 其特征在于， 包括 ： SiC 衬底 (8)、 设置于所述 SiC 衬底 (8) 上方的 N 外延层 (7)、 设置于所述 N外延层 (7)上方的P+外延层(6)、 设置于所述P+外延层(6)上方的N+外延层(5)、 贯穿所述N+外延 层 (5) 和 P+外延层 (6) 并嵌入 N 外延层 (7) 的栅槽、 设置于栅槽上方的 SiO 2氧化层 (2)、 设置于 SiO2氧化层 (2) 上方的栅极 (1)， 设置于 N+外延层 (5) 上方的源极 (4)， 设置于 SiC 衬底 (8) 下方的漏极 (9)， 以及在所述栅。
4、槽的内表面外延的 P 外延层 (3)。 2. 如权利要求 1 所述的新型碳化硅 MOS 器件， 其特征在于， 所述 P 外延层 (3) 的厚度 为 0.01 0.1um。 3. 如权利要求 1 所述的新型碳化硅 MOS 器件， 其特征在于， 所述 P 外延层 (3) 掺杂浓 度为 11016cm-3 11017cm-3。 4. 如权利要求 3 所述的新型碳化硅 MOS 器件， 其特征在于， 所述 P 外延层 (3) 的掺杂 介质为铝或硼。 5. 一种新型碳化硅 MOS 器件的制造方法， 其特征在于， 包括 ： 在 SiC 衬底 (8) 上外延 N 外延层 (7) ； 在所述 N 外延层 (7)。
5、 上外延 P+ 外延层 (6) ； 在所述 P+外延层 (6) 上外延的 N+外延层 (5) ； 干法刻蚀所述 N-外延层 (7)、 P+外延层 (6) 和 N+外延层 (5) 形成栅槽 ； 在栅槽内表面外延 P 外延层 (3) ； 在所述 P 外延层 (3) 热氧化 SiO 2氧化层 (2) ； 在 SiO2氧化层 (2) 上方淀积多晶硅覆盖栅槽内部形成栅极 (1) ； 在 N+外延层 (5) 上方构建源极 (4) ； 在 SiC 衬底 (8) 下方构建的漏极 (9)。 6. 如权利要求 5 所述的方法， 其特征在于， 所述在 SiC 衬底 (8) 上外延 N 外延层 (7) 具体包括 ： 。
6、在 SiC 衬底 (8) 上外延掺杂浓度为 11015cm-3 11016cm-3， 生长厚度为 5 35um 的 N 外延层 (7) ； 所述在所述 N 外延层 (7) 上外延 P+ 外延层 (6) 具体包括 ： 在 N 外延层 (7) 上外延掺 杂浓度为 11018cm-3 51018cm-3， 生长厚度为 0.5 2um 的 P+外延层 (6) ； 所述在所述 P+外延层 (6) 上外延的 N+外延层 (5) 具体包括 ： 在 P+外延层 (6) 上外延 掺杂浓度为 11019cm-3 51019cm-3， 生长厚度为 0.2 0.3um 的 N+ 外延层 (5)。 7. 如权利要求 5。
7、 所述的方法， 其特征在于， 所述在栅槽内表面外延 P 外延层 (3) 具体 包括 ： 在栅槽的内表面外延一层掺杂浓度为 11016cm-3 11017cm-3、 厚度为 0.01 0.1um 的 P 外延层 (3)。 8. 如权利要求 5 所述的方法， 其特征在于， 所述在所述 P 外延层 (3) 热氧化 SiO 2氧化 层 (2) 具体包括 ： 在高温氧化炉中 1200 1350温度下干氧热氧化在栅槽侧壁上生长 20 60nm SiO2氧化层 (2)。 9. 如权利要求 5 所述的方法， 其特征在于， 所述在 SiO2氧化层 (2) 上方淀积多晶硅覆 盖栅槽内部形成栅极 (1) 具体包括 。
8、： 权 利 要 求 书 CN 104282765 A 2 2/2 页 3 在 SiO2氧化层 (2) 上采用低压化学气相淀积法淀积掺杂浓度为 11020cm-3 31020cm-3的多晶硅覆盖器件栅槽， 将多晶硅作为栅极 (1)。 10. 如权利要求 5 所述的方法， 其特征在于， 在 N+外延层 (5) 上方构建源极 (4) 和在 SiC 衬底 (8) 下方构建的漏极 (9) 具体包括 ： 在 N+外延层 (5) 上方和 SiC 衬底 (8) 背面淀积 30 100nm Ti 和 100 300nm Al 合 金， 作为欧姆接触金属， 并在 800 1000氮气氛围中退火 2 5min 形成。
9、欧姆接触， 形成 源极 (4) 和漏极 (9)。 权 利 要 求 书 CN 104282765 A 3 1/4 页 4 一种新型碳化硅 MOS 器件及其制造方法 技术领域 0001 本发明涉及电子电路技术领域， 尤其涉及一种新型碳化硅 MOS 器件及其制造方 法。 背景技术 0002 现有技术形成的碳化硅槽栅功率 MOS 器件使用干法刻蚀栅槽。刻蚀后的栅槽侧壁 和底部表面粗糙度较大， 碳化硅槽栅功率MOS器件工作时栅槽侧壁,作为器件的导电沟道， 导电沟道表面粗糙度较高， 会使器件通过反型沟道层载流子离子碰撞的几率较大， 离子散 射现象加剧， 致使碳化硅槽栅功率 MOS 器件沟道电子迁移率极低。。
10、 0003 因此现在需要一种新型的碳化硅 MOS 器件， 以降低导电沟道表面粗糙度、 从而降 低导电沟道中载流子碰撞或散射几率。 发明内容 0004 本发明提供了一种新型碳化硅 MOS 器件及其制造方法， 本发明能够降低导电沟道 表面粗糙度、 从而降低导电沟道中载流子碰撞或散射几率。 0005 为了实现上述目的， 本发明提供了以下内容 ： 0006 一种新型碳化硅 MOS 器件， 包括 ： 0007 SiC 衬底、 设置于所述 SiC 衬底上方的 N 外延层、 设置于所述 N外延层上方的 P+ 外延层、 设置于所述 P+外延层上方的 N+外延层、 贯穿所述 N+外延层和 P+外延层并嵌入 N 。
11、外延层的栅槽、 设置于栅槽上方的SiO2氧化层、 设置于SiO2氧化层上方的栅极， 设置于N+外 延层上方的源极， 设置于SiC衬底下方的漏极， 以及在所述栅槽的内表面外延的P 外延层。 0008 优选的， 所述 P 外延层的厚度为 0.01 0.1um。 0009 优选的， 所述 P 外延层掺杂浓度为 11016cm-3 11017cm-3。 0010 优选的， 所述 P 外延层的掺杂介质为铝或硼。 0011 一种新型碳化硅 MOS 器件的制造方法， 包括 ： 0012 在 SiC 衬底上外延 N 外延层 ； 0013 在所述 N 外延层 (7) 上外延 P+ 外延层 ； 0014 在所述 。
12、P+外延层上外延的 N+外延层 ； 0015 干法刻蚀所述 N 外延层、 P+ 外延层和 N+外延层形成栅槽 ； 0016 在栅槽内表面外延 P 外延层 ； 0017 在所述 P 外延层热氧化 SiO 2氧化层 ； 0018 在 SiO2氧化层上方淀积多晶硅覆盖栅槽内部形成栅极 ； 0019 在 N+外延层上方构建源极 ； 0020 在 SiC 衬底下方构建的漏极。 0021 优选的， 所述在 SiC 衬底上外延 N 外延层具体包括 ： 在 SiC 衬底上外延掺杂浓度 为 11015cm-3 11016cm-3， 生长厚度为 5 35um 的 N 外延层 ； 说 明 书 CN 10428276。
13、5 A 4 2/4 页 5 0022 所述在所述 N 外延层上外延 P+ 外延层具体包括 ： 在 N 外延层上外延掺杂浓度为 11018cm-3 51018cm-3， 生长厚度为 0.5 2um 的 P+外延层 ； 0023 所述在所述 P+外延层上外延的 N+外延层具体包括 ： 在 P+外延层上外延掺杂浓度 为 11019cm-3 51019cm-3， 生长厚度为 0.2 0.3um 的 N+ 外延层。 0024 优选的， 所述在栅槽内表面外延 P 外延层具体包括 ： 0025 在栅槽的内表面外延一层掺杂浓度为 11016cm-3 11017cm-3、 厚度为 0.01 0.1um 的 P 。
14、外延层。 0026 优选的， 所述在所述 P 外延层热氧化 SiO 2氧化层具体包括 ： 0027 在高温氧化炉中12001350温度下干氧热氧化在栅槽侧壁上生长2060nm SiO2氧化层。 0028 优选的， 所述在 SiO2氧化层上方淀积多晶硅覆盖栅槽内部形成栅极具体包括 ： 0029 在 SiO2 氧化层上采用低压化学气相淀积法淀积掺杂浓度为 11020cm-3 31020cm-3 的多晶硅覆盖器件栅槽， 将多晶硅作为栅极。 0030 优选的， 在 N+ 外延层上方构建源极和在 SiC 衬底下方构建的漏极具体包括 ： 0031 在 N+ 外延层上方和 SiC 衬底背面淀积 30 100。
15、nm Ti 和 100 300nm Al 合金， 作为欧姆接触金属， 并在 800 1000氮气氛围中退火 2 5min 形成欧姆接触， 形成源 极和漏极。 0032 本发明提供了一种新型的碳化硅 MOS 器件及其制造方法， 本发明在干法刻蚀后形 成的粗糙度较大的栅槽内表面外延一层 P 外延层， 由于外延层之后的 P外延层的表面粗 糙度较低， 所以导电沟道中载流子碰撞或散射几率会降低， 从而提高碳化硅 MOS 器件反型 沟道载流子迁移率， 达到降低器件导通电阻的目的。 附图说明 0033 为了更清楚地说明本发明实施例或现有技术中的技术方案， 下面将对实施例或现 有技术描述中所需要使用的附图作简。
16、单地介绍， 显而易见地， 下面描述中的附图仅仅是本 发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以 根据这些附图获得其他的附图。 0034 图 1 为本发明实施例公开的一种新型的碳化硅 MOS 器件的结构示意图 ； 0035 图 2 为本发明实施例公开的一种新型的碳化硅 MOS 器件的导电时的结构示意图 ； 0036 图 3 为本发明实施例公开的一种新型的碳化硅 MOS 器件制造方法的流程图 ； 0037 图4a-4h为本发明实施例公开的与新型的碳化硅MOS器件制造方法对应的结构示 意图。 具体实施方式 0038 下面将结合本发明实施例中的附图， 对本发。
17、明实施例中的技术方案进行清楚、 完 整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。基于 本发明中的实施例， 本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例， 都属于本发明保护的范围。 0039 如图 1 所示， 本发明提供了一种新型碳化硅 MOS 器件， 包括 ： SiC 衬底 8、 设置于所 说 明 书 CN 104282765 A 5 3/4 页 6 述 SiC 衬底 8 上方的 N 外延层 7、 设置于所述 N外延层 7 上方的 P+ 外延层 6、 设置于所述 P+外延层 6 上方的 N+外延层 5、 贯穿所述 N+外延层 5 和。
18、 P+外延层 6 并嵌入 N 外延层 7 的 栅槽、 设置于栅槽上方的 SiO2氧化层 2、 设置于 SiO2氧化层 2 上方的栅极 1， 设置于 N+外延 层 5 上方的源极 4， 设置于 SiC 衬底 8 下方的漏极 9， 此外， 在所述栅槽的内表面外延有 P 外延层 3。 0040 优选的， 所述 P 外延层 3 的厚度为 0.01 0.1um， 所述 P外延层 3 掺杂浓度为 11016cm-3 11017cm-3， 所述 P 外延层 3 的掺杂介质为铝， 当然掺杂介质还可以是其他 三价元素， 例如 ： 硼。 0041 本发明提出新型碳化硅 MOS 器件， 在干法刻蚀后形成的粗糙度较大。
19、的栅槽内表面 外延一层P 外延层， 由于外延层之后的P外延层的表面粗糙度较低， 所以导电沟道中载流 子碰撞或散射几率会降低， 从而提高碳化硅 MOS 器件反型沟道载流子迁移率， 达到降低器 件导通电阻的目的。 0042 新型碳化硅 MOS 器件导通原理 ： 在栅极 1 加正电压 UGS， 栅极 SiO2 介质是绝缘的， 所以不会有栅极 1 电流流过， 但栅极 1 的正电压会将其下面 P 外延层 3 中的空穴推开， 而 将 P+外延层 6 和 N 外延层 7 中的电子吸引到 P外延层 3， 当 U GS大于开启电压或阈值电压 时， P 外延层 3 的电子浓度将超过空穴浓度， 使 P外延层 3 反。
20、型成 N 型而成为 N 型反型层 3 ， 该反型层形成 N 沟道而使 PN 结消失， 漏极 9 和源极 4 导电。如图 2 所示为漏极 9 和源 极 4 导电时的电流方向示意图。 0043 为了使上述新型碳化硅 MOS 器件投产使用， 本发明还提供了一种新型碳化硅 MOS 器件的制造方法， 如图 3 所示， 包括 ： 0044 步骤 S101 ： 在 SiC 衬底 8 上外延 N 外延层 7 ； 0045 在具体实施时， 在 SiC 衬底 8 上外延掺杂浓度为 11015cm-3 11016cm-3， 生长厚 度为 5 35um 的 N 外延层 7 ； 在步骤 S101 后得到的碳化硅 MOS。
21、 器件如图 4a 所示。 0046 步骤 S102 ： 在所述 N 外延层 7 上外延 P+ 外延层 6 ； 0047 在具体实施时， 在 N 外延层 7 上外延掺杂浓度为 11018cm-3 51018cm-3， 生长 厚度为 0.5 2um 的 P+外延层 6 ； 在步骤 S102 后得到的碳化硅 MOS 器件如图 4b 所示。 0048 步骤 S103 ： 在所述 P+外延层 6 上外延的 N+外延层 5 ； 0049 在具体实施时， 在 P+外延层 6 上外延掺杂浓度为 11019cm-3 51019cm-3， 生长 厚度为 0.2 0.3um 的 N+ 外延层 5， 在步骤 S103。
22、 后得到的碳化硅 MOS 器件如图 4c 所示。 0050 步骤 S104 ： 干法刻蚀所述 N 外延层 7、 P+ 外延层 6 和 N+外延层 5 形成栅槽 ； 0051 在步骤 S104 后得到的碳化硅 MOS 器件如图 4d 所示。 0052 步骤 S105 ： 在栅槽内表面外延 P 外延层 3 ； 0053 在具体实施时， 在栅槽的内表面外延一层掺杂浓度为11016cm-311017cm-3、 厚 度为 0.01 0.1um 的 P 外延层 3， 在步骤 S105 后得到的碳化硅 MOS 器件如图 4e 所示。 0054 步骤 S106 ： 在所述 P 外延层 3 热氧化 SiO 2氧。
23、化层 2 ； 0055 在具体实施时， 在高温氧化炉中 1200 1350温度下干氧热氧化在栅槽侧壁 上生长 20 60nm SiO2氧化层 2， 在步骤 S106 后得到的碳化硅 MOS 器件如图 4f 所示。 0056 步骤 S107 ： 在 SiO2氧化层 2 上方淀积多晶硅覆盖栅槽内部形成栅极 1 ； 0057 在具体实施时， 在 SiO2氧化层 2 上采用低压化学气相淀积法淀积掺杂浓度为 说 明 书 CN 104282765 A 6 4/4 页 7 11020cm-3 31020cm-3的多晶硅覆盖器件栅槽， 将多晶硅作为栅极 1， 在步骤 S107 后得 到的碳化硅 MOS 器件如。
24、图 4g 所示。 0058 步骤 S108 ： 在 N+外延层 5 上方构建源极 4 ； 在 SiC 衬底 8 下方构建的漏极 9。 0059 在具体实施时， 在N+外延层5上方和SiC衬底8背面淀积30100nm Ti和100 300nm Al 合金， 作为欧姆接触金属， 并在 800 1000氮气氛围中退火 2 5min 形成欧 姆接触， 形成源极 4 和漏极 9， 在步骤 S108 后得到的碳化硅 MOS 器件如图 4h 所示。 0060 本实施例方法所述的功能如果以软件功能单元的形式实现并作为独立的产品销 售或使用时， 可以存储在一个计算设备可读取存储介质中。基于这样的理解， 本发明实。
25、施 例对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来， 该 软件产品存储在一个存储介质中， 包括若干指令用以使得一台计算设备 ( 可以是个人计算 机， 服务器， 移动计算设备或者网络设备等 ) 执行本发明各个实施例所述方法的全部或部 分步骤。 而前述的存储介质包括 ： U盘、 移动硬盘、 只读存储器(ROM， Read-Only Memory)、 随 机存取存储器 (RAM， Random Access Memory)、 磁碟或者光盘等各种可以存储程序代码的介 质。 0061 本说明书中各个实施例采用递进的方式描述， 每个实施例重点说明的都是与其它 实施例的不同之处，。
26、 各个实施例之间相同或相似部分互相参见即可。 0062 对所公开的实施例的上述说明， 使本领域专业技术人员能够实现或使用本发明。 对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的， 本文中所定义的 一般原理可以在不脱离本发明的精神或范围的情况下， 在其它实施例中实现。 因此， 本发明 将不会被限制于本文所示的这些实施例， 而是要符合与本文所公开的原理和新颖特点相一 致的最宽的范围。 说 明 书 CN 104282765 A 7 1/6 页 8 图 1 图 2 说 明 书 附 图 CN 104282765 A 8 2/6 页 9 图 3 说 明 书 附 图 CN 104282765 A 9 3/6 页 10 图 4a 图 4b 图 4c 说 明 书 附 图 CN 104282765 A 10 4/6 页 11 图 4d 图 4e 说 明 书 附 图 CN 104282765 A 11 5/6 页 12 图 4f 图 4g 说 明 书 附 图 CN 104282765 A 12 6/6 页 13 图 4h 说 明 书 附 图 CN 104282765 A 13 。