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1、(10)申请公布号 CN 104253044 A (43)申请公布日 2014.12.31 CN 104253044 A (21)申请号 201310261335.4 (22)申请日 2013.06.26 H01L 21/335(2006.01) H01L 29/778(2006.01) (71)申请人 中芯国际集成电路制造 （上海） 有限 公司 地址 201203 上海市浦东新区张江路 18 号 (72)发明人 肖德元 (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 代理人 骆苏华 (54) 发明名称 晶体管及其形成方法 (57) 摘要 一种晶体管及其形成方法， 所述晶体管。
2、的形 成方法包括 ： 提供半导体衬底， 所述半导体衬底 包括第一区域和第二区域 ； 在第一区域表面形成 第一鳍部， 在第二区域表面形成第二鳍部 ； 在半 导体衬底表面形成绝缘层 ； 在所述第一鳍部和第 二鳍部表面依次形成P型量子阱层、 N型量子阱层 和势垒层 ； 在所述绝缘层表面和势垒层表面形成 第一栅极结构和第二栅极结构 ； 在所述第一栅极 结构两侧形成P型掺杂的第一源/漏极， 在所述第 二栅极结构两侧形成 N 型掺杂的第二源 / 漏极。 所述晶体管的形成方法可以节约工艺步骤， 降低 工艺成本。 (51)Int.Cl. 权利要求书 3 页 说明书 12 页 附图 13 页 (19)中华人民共。
3、和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书12页 附图13页 (10)申请公布号 CN 104253044 A CN 104253044 A 1/3 页 2 1. 一种晶体管的形成方法， 其特征在于， 包括 提供半导体衬底， 所述半导体衬底包括第一区域和第二区域 ； 在半导体衬底的第一区域表面形成第一鳍部， 在半导体衬底的第二区域表面形成第二 鳍部 ； 在所述半导体衬底表面形成绝缘层， 所述绝缘层的表面低于第一鳍部和第二鳍部的顶 部表面 ； 在所述第一鳍部和第二鳍部表面同时依次形成 P 型量子阱层、 N 型量子阱层和势垒层 ； 在所述绝缘层表面和势垒层表面形成横跨所述第一。
4、鳍部的第一栅极结构和横跨所述 第二鳍部的第二栅极结构 ； 在所述第一栅极结构下方的 P 型量子阱层、 N 型量子阱层和势垒层两侧形成 P 型掺杂 的第一源 / 漏极， 在所述第二栅极结构下方的 P 型量子阱层、 N 型量子阱层和势垒层两侧形 成 N 型掺杂的第二源 / 漏极。 2. 根据权利要求 1 所述的晶体管的形成方法， 其特征在于， 所述势垒层的导带能级高 于所述 P 型量子阱层的导带能级， 所述 P 型量子阱层的导带能级大于 N 型量子阱层的导带 能级 ； 所述势垒层的价带能级小于N型量子阱层的价带能级， 所述N型量子阱层的价带能级 小于 P 型量子阱层的价带能级。 3. 根据权利要求。
5、 1 所述的晶体管的形成方法， 其特征在于， 形成所述第一鳍部和第二 鳍部的方法包括 ： 在所述半导体衬底表面形成缓冲层， 刻蚀所述缓冲层， 形成所述第一鳍部 和第二鳍部， 所述缓冲层的材料为 SiGe 或 GaAs， 所述缓冲层的厚范围为 10nm 500nm。 4.根据权利要求1所述的晶体管的形成方法， 其特征在于， 所述P型量子阱层的材料包 括 InSb， 所述 P 型量子阱层的厚度范围为 10nm 200nm。 5.根据权利要求1所述的晶体管的形成方法， 其特征在于， 所述N型量子阱层的材料包 括 InGaAs， 所述 N 型量子阱层的厚度范围为 10nm 100nm。 6. 根据权利。
6、要求 1 所述的晶体管的形成方法， 其特征在于， 所述势垒层的材料包括 InP， 所述势垒层的厚度范围为 50nm 100nm。 7. 根据权利要求 1 所述的晶体管的形成方法， 其特征在于， 还包括 ： 在形成所述第一源 / 漏极和第二源 / 漏极之前， 在所述第一栅极结构两侧形成第一侧墙， 第二栅极结构两侧形 成第二侧墙。 8.根据权利要求7所述的晶体管的形成方法， 其特征在于， 形成所述第一源/漏极和第 二源 / 漏极的方法包括 ： 以所述第一栅极结构和第一侧墙、 第二栅极结构和第二侧墙为掩 膜， 刻蚀所述势垒层、 N 型量子阱层、 P 型量子阱层、 部分第一鳍部和部分第二鳍部， 在所述。
7、 第一栅极结构和第一侧墙两侧形成第一凹槽， 在所述第二栅极结构和第二侧墙两侧形成第 二凹槽 ； 在所述第一凹槽内外延形成P型掺杂的第一源/漏极， 在所述第二凹槽内外延形成 N 型掺杂的第二源 / 漏极。 9.根据权利要求8所述的晶体管的形成方法， 其特征在于， 所述P型掺杂的第一源/漏 极的材料为 InGaAs， 掺杂离子为 Mg 或 Zn ； 所述 N 型掺杂的第二源 / 漏极的材料为 InGaAs， 掺杂离子为 Si 或 Ge。 10. 根据权利要求 8 所述的晶体管的形成方法， 其特征在于， 采用干法刻蚀工艺形成所 述第一凹槽和第二凹槽。 权 利 要 求 书 CN 104253044 A。
8、 2 2/3 页 3 11. 根据权利要求 8 所述的晶体管的形成方法， 其特征在于， 部分第一凹槽位于第一侧 墙下方， 使第一侧墙悬空 ； 部分第二凹槽位于第二侧墙下方， 使第二侧墙悬空。 12. 根据权利要求 11 所述的晶体管的形成方法， 其特征在于， 使所述第一侧墙和第二 侧墙悬空的方法包括 ： 以所述第一栅极结构和第一侧墙、 第二栅极结构和第二侧墙为掩膜， 采用干法刻蚀工艺刻蚀所述势垒层、 N 型量子阱层、 P 型量子阱层、 部分第一鳍部和部分第 二鳍部， 然后， 采用湿法刻蚀工艺， 去除位于所述第一侧墙和第二侧墙正下方的部分势垒 层、 N 型量子阱层、 P 型量子阱层、 部分第一鳍。
9、部和部分第二鳍部， 使所述第一侧墙和第二侧 墙悬空。 13. 根据权利要求 1 所述的晶体管的形成方法， 其特征在于， 所述第一栅极结构包括位 于第一区域的势垒层表面的第一栅介质层和位于所述第一栅介质层表面的第一栅极 ； 所述 第二栅极结构包括位于第二区域的势垒层表面的第二栅介质层和位于所述第二栅介质层 表面的第二栅极。 14. 根据权利要求 1 所述的晶体管的形成方法， 其特征在于， 所述半导体衬底的晶面为 （111） 。 15. 一种晶体管， 其特征在于， 包括 ： 半导体衬底， 所述半导体衬底包括第一区域和第二区域 ； 位于半导体衬底的第一区域表面的第一鳍部， 位于半导体衬底的第二区域表。
10、面的第二 鳍部 ； 位于半导体衬底的第一区域和第二区域之间的沟槽 ； 位于半导体衬底表面的绝缘层， 所述绝缘层填充满所述沟槽， 并且所述绝缘层的表面 低于第一鳍部和第二鳍部的顶部表面 ； 在所述第一鳍部和第二鳍部表面依次向上具有 P 型量子阱层、 N 型量子阱层和势垒层 ； 在所述绝缘层表面和势垒层表面具有横跨所述第一鳍部的第一栅极结构和横跨所述 第二鳍部的第二栅极结构 ； 位于所述第一栅极结构下方的 P 型量子阱层、 N 型量子阱层和势垒层两侧的 P 型掺杂 的第一源 / 漏极， 位于所述第二栅极结构下方的 P 型量子阱层、 N 型量子阱层和势垒层两侧 的 N 型掺杂的第二源 / 漏极。 1。
11、6.根据权利要求15所述的晶体管， 其特征在于， 所述势垒层的导带能级高于所述P型 量子阱层的导带能级， 所述P型量子阱层的导带能级大于N型量子阱层的导带能级 ； 所述势 垒层的价带能级小于 N 型量子阱层的价带能级， 所述 N 型量子阱层的价带能级小于 P 型量 子阱层的价带能级。 17. 根据权利要求 15 所述的晶体管， 其特征在于， 所述第一栅极结构两侧具有第一侧 墙， 第二栅极结构两侧具有第二侧墙。 18. 根据权利要求 15 所述的晶体管， 其特征在于， 所述第一鳍部的材料为 SiGe 或 GaAs、 所述第二鳍部的材料为 SiGe 或 GaAs ； 所述 P 型量子阱层的材料包括。
12、 InSb， 厚度范围 为 10nm 200nm ； 所述 N 型量子阱层的材料包括 InGaAs， 厚度范围为 10nm 100nm ； 所述 势垒层的材料包括 InP， 厚度范围为 50nm 100nm ； 所述 P 型掺杂的第一源 / 漏极的材料为 InGaAs， 掺杂离子为 Mg 或 Zn ； 所述 N 型掺杂的第二源 / 漏极的材料为 InGaAs， 掺杂离子为 Si 或 Ge。 权 利 要 求 书 CN 104253044 A 3 3/3 页 4 19. 根据权利要求 18 所述的晶体管， 其特征在于， 部分第一源 / 漏极位于第一侧墙下 方， 部分第二源 / 漏极位于第二侧墙下方。
13、。 20. 一种晶体管的驱动方法， 其特征在于， 包括 ： 提供权利要求 15 至权利要求 19 任意一项权利要求所述的晶体管 ； 在所述第一栅极结构上施加负的偏置电压， 使所述 P 型量子阱层的价带能级高于费米 能级， 在所述 P 型量子阱层内形成二维空穴气 ； 在所述第二栅极结构上施加正的偏置压， 使所述 N 型量子阱层的导带能级低于费米能 级， 在所述 N 型量子阱层内形成二维电子气。 权 利 要 求 书 CN 104253044 A 4 1/12 页 5 晶体管及其形成方法 技术领域 0001 本发明涉及半导体技术领域， 特别涉及一种晶体管及其形成方法。 背景技术 0002 在MOS晶。
14、体管中， 位于MOS晶体管栅极结构下方的沟道区域为N型或P型掺杂的半 导体材料。所述 N 型掺杂的半导体材料中具有 P 或 As 等杂质离子， 而所述 P 型掺杂的半导 体材料中具有 B 或 In 等杂质离子。所述沟道区域中多数载流子与杂质离子共同存在， 多数 载流子在迁移过程中会受到杂质离子的散射， 从而使载流子的迁移率减小， 器件性能降低。 而且随着半导体器件尺寸的不断缩小， 所述杂质离子对载流子的散射会加剧晶体管的短沟 道效应， 从而严重影响晶体管的性能。 0003 为解决上述问题， 现有技术提出了量子阱晶体管。量子阱晶体管的沟道区域包括 半导体异质结结构。 所述异质结结构由未被杂质离子。
15、掺杂的量子阱层和位于量子阱层表面 的势垒层组成， 所述量子阱层和势垒层为具有不同的禁带宽度的两种不同的材料。存在于 量子阱层中在水平面内迁移的二维电子气或二维空穴气作为晶体管的载流子。 由于所述量 子阱层未被杂质离子掺杂， 所以所述二维电子气和二维空穴气在迁移过程中不会受到杂质 离子的散射影响， 迁移率非常高， 可以有效提高器件的性能， 抑制短沟道效应。 0004 现有技术中， 由于产生所述二维电子气和二维空穴气的异质结结构所需要的势垒 层和量子阱层的材料不同， 需要分别形成 N 型或者 P 型的量子阱晶体管， 工艺步骤复杂， 成 本较高。 发明内容 0005 本发明解决的问题是提供一种晶体管。
16、及其形成方法， 降低形成所述晶体管的工艺 成本。 0006 为解决上述问题， 本发明提供一种晶体管的形成方法， 包括 ： 提供半导体衬底， 所 述半导体衬底包括第一区域和第二区域 ； 在半导体衬底的第一区域表面形成第一鳍部， 在 半导体衬底的第二区域表面形成第二鳍部 ； 在所述半导体衬底表面形成绝缘层， 所述绝缘 层的表面低于第一鳍部和第二鳍部的顶部表面 ； 在所述第一鳍部和第二鳍部表面同时依次 形成 P 型量子阱层、 N 型量子阱层和势垒层 ； 在所述绝缘层表面和势垒层表面形成横跨所述 第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构 ； 在所述第一栅极结构下方 的 P 型量子阱层、 。
17、N 型量子阱层和势垒层两侧形成 P 型掺杂的第一源 / 漏极， 在所述第二栅 极结构下方的 P 型量子阱层、 N 型量子阱层和势垒层两侧形成 N 型掺杂的第二源 / 漏极。 0007 可选的， 所述势垒层的导带能级高于所述P型量子阱层的导带能级， 所述P型量子 阱层的导带能级大于 N 型量子阱层的导带能级 ； 所述势垒层的价带能级小于 N 型量子阱层 的价带能级， 所述 N 型量子阱层的价带能级小于 P 型量子阱层的价带能级。 0008 可选的， 形成所述第一鳍部和第二鳍部的方法包括 ： 在所述半导体衬底表面形 成缓冲层， 刻蚀所述缓冲层， 形成所述第一鳍部和第二鳍部， 所述缓冲层的材料为 S。
18、iGe 或 说 明 书 CN 104253044 A 5 2/12 页 6 GaAs， 所述缓冲层的厚范围为 10nm 500nm。 0009 可选的， 所述 P 型量子阱层的材料包括 InSb， 所述 P 型量子阱层的厚度范围为 10nm 200nm。 0010 可选的， 所述 N 型量子阱层的材料包括 InGaAs， 所述 N 型量子阱层的厚度范围为 10nm 100nm。 0011 可选的， 所述势垒层的材料包括 InP， 所述势垒层的厚度范围为 50nm 100nm。 0012 可选的， 还包括 ： 在形成所述第一源 / 漏极和第二源 / 漏极之前， 在所述第一栅极 结构两侧形成第一侧。
19、墙， 第二栅极结构两侧形成第二侧墙。 0013 可选的， 形成所述第一源/漏极和第二源/漏极的方法包括 ： 以所述第一栅极结构 和第一侧墙、 第二栅极结构和第二侧墙为掩膜， 刻蚀所述势垒层、 N 型量子阱层、 P 型量子阱 层、 部分第一鳍部和部分第二鳍部， 在所述第一栅极结构和第一侧墙两侧形成第一凹槽， 在 所述第二栅极结构和第二侧墙两侧形成第二凹槽 ； 在所述第一凹槽内外延形成 P 型掺杂的 第一源 / 漏极， 在所述第二凹槽内外延形成 N 型掺杂的第二源 / 漏极。 0014 可选的， 所述 P 型掺杂的第一源 / 漏极的材料为 InGaAs， 掺杂离子为 Mg 或 Zn ； 所 述 N。
20、 型掺杂的第二源 / 漏极的材料为 InGaAs， 掺杂离子为 Si 或 Ge。 0015 可选的， 采用干法刻蚀工艺形成所述第一凹槽和第二凹槽。 0016 可选的， 部分第一凹槽位于第一侧墙下方， 使第一侧墙悬空 ； 部分第二凹槽位于第 二侧墙下方， 使第二侧墙悬空。 0017 可选的， 使所述第一侧墙和第二侧墙悬空的方法包括 ： 以所述第一栅极结构和第 一侧墙、 第二栅极结构和第二侧墙为掩膜， 采用干法刻蚀工艺刻蚀所述势垒层、 N 型量子阱 层、 P 型量子阱层、 部分第一鳍部和部分第二鳍部， 然后， 采用湿法刻蚀工艺， 去除位于所述 第一侧墙和第二侧墙正下方的部分势垒层、 N 型量子阱层。
21、、 P 型量子阱层、 部分第一鳍部和 部分第二鳍部， 使所述第一侧墙和第二侧墙悬空。 0018 可选的， 所述第一栅极结构包括位于第一区域的势垒层表面的第一栅介质层和位 于所述第一栅介质层表面的第一栅极 ； 所述第二栅极结构包括位于第二区域的势垒层表面 的第二栅介质层和位于所述第二栅介质层表面的第二栅极。 0019 可选的， 所述半导体衬底的晶面为 （111） 。 0020 为解决上述问题， 本发明还提供一种采用上述方法形成的晶体管， 包括 ： 0021 半导体衬底， 所述半导体衬底包括第一区域和第二区域 ； 位于半导体衬底的第一 区域表面的第一鳍部， 位于半导体衬底的第二区域表面的第二鳍部 。
22、； 位于半导体衬底的第 一区域和第二区域之间的沟槽 ； 位于半导体衬底表面的绝缘层， 所述绝缘层填充满所述沟 槽， 并且所述绝缘层的表面低于第一鳍部和第二鳍部的顶部表面 ； 在所述第一鳍部和第二 鳍部表面依次向上具有 P 型量子阱层、 N 型量子阱层和势垒层 ； 在所述绝缘层表面和势垒层 表面具有横跨所述第一鳍部的第一栅极结构和横跨所述第二鳍部的第二栅极结构 ； 位于所 述第一栅极结构下方的P型量子阱层、 N型量子阱层和势垒层两侧的P型掺杂的第一源/漏 极， 位于所述第二栅极结构下方的 P 型量子阱层、 N 型量子阱层和势垒层两侧的 N 型掺杂的 第二源 / 漏极。 0022 可选的， 所述势。
23、垒层的导带能级高于所述P型量子阱层的导带能级， 所述P型量子 阱层的导带能级大于 N 型量子阱层的导带能级 ； 所述势垒层的价带能级小于 N 型量子阱层 说 明 书 CN 104253044 A 6 3/12 页 7 的价带能级， 所述 N 型量子阱层的价带能级小于 P 型量子阱层的价带能级。 0023 可选的， 所述第一栅极结构两侧具有第一侧墙， 第二栅极结构两侧具有第二侧墙。 0024 可选的， 所述第一鳍部的材料为 SiGe 或 GaAs、 所述第二鳍部的材料为 SiGe 或 GaAs ； 所述 P 型量子阱层的材料包括 InSb， 厚度范围为 10nm 200nm ； 所述 N 型量子。
24、阱层 的材料包括 InGaAs， 厚度范围为 10nm 100nm ； 所述势垒层的材料包括 InP， 厚度范围为 50nm 100nm ； 所述 P 型掺杂的第一源 / 漏极的材料为 InGaAs， 掺杂离子为 Mg 或 Zn ； 所述 N 型掺杂的第二源 / 漏极的材料为 InGaAs， 掺杂离子为 Si 或 Ge。 0025 可选的， 部分第一源/漏极位于第一侧墙下方， 部分第二源/漏极位于第二侧墙下 方。 0026 本发明还提供一种上述晶体管的驱动方法， 包括 ： 提供上述晶体管 ； 在所述第一 栅极结构上施加负的偏置电压， 使所述P型量子阱层的价带能级高于费米能级， 在所述P型 量子。
25、阱层内形成二维空穴气 ； 在所述第二栅极结构上施加正的偏置压， 使所述 N 型量子阱 层的导带能级低于费米能级， 在所述 N 型量子阱层内形成二维电子气。 0027 与现有技术相比， 本发明的技术方案具有以下优点 ： 0028 本发明的技术方案中， 在所述半导体衬底的第一区域形成 P 型晶体管， 在所述半 导体衬底的第二区域形成 N 型晶体管。所述 P 型晶体管的沟道区域包括第一鳍部表面的 P 型量子阱层、 N 型量子阱层和势垒层形成异质结结构， 所述 N 型晶体管的沟道区域包括第二 鳍部表面的 P 型量子阱层、 N 型量子阱层和势垒层形成异质结结构。所述 P 型晶体管和 N 型 晶体管的沟道。
26、区域具有相同的异质结结构， 并且， 在形成所述P型晶体管和N型晶体管的过 程中， 在所述第一鳍部和第二鳍部表面同时依次形成所述 P 型量子阱层、 N 型量子阱层和势 垒层， 可以降低工艺步骤和工艺成本。 0029 进一步的， 所述势垒层的导带能级高于所述P型量子阱层的导带能级， 所述P型量 子阱层的导带能级大于 N 型量子阱层的导带能级 ； 所述势垒层的价带能级小于 N 型量子阱 层的价带能级， 所述N型量子阱层的价带能级小于P型量子阱层的价带能级。 在所述第一栅 极结构上施加负偏压时， 使得所述势垒层、 N 型量子阱层和 P 型量子阱层形成的异质结结构 的费米能级下降至价带能级位置附近， 所。
27、述 P 型量子阱层的价带能级较高， 位于所述费米 能级上方， 由于电子优先占据费米能级下方的能级， 所以所述 P 型量子阱层内会形成较多 空穴， 形成二维空穴气， 作为所述第一区域上形成的 P 型晶体管的载流子。在所述第二栅极 结构施加正偏压时， 所述第二栅极结构下方的异质结结构的费米能级上升至导带能级位置 附近， 所述 N 型量子阱层的导带能级位于所述费米能级下方形成势阱， 大量电子进入所述 N 型量子阱层内形成二维电子气， 作为第二区域上形成的 N 型晶体管的载流子。 0030 进一步的， 本发明的技术方案在所述第一栅极结构两侧形成第一凹槽， 所述第一 凹槽部分位于第一侧墙下方， 在所述第。
28、二栅极结构两侧形成第二凹槽， 所述第二凹槽部分 位于第二侧墙下方， 后续在所述第一凹槽内形成第一源 / 漏极， 在所述第二凹槽内形成第 二源 / 漏极， 使所述第一侧墙和第二侧墙分别位于所述第一源 / 漏极和第二源 / 漏极表面。 这样， 所述第一栅极结构下方的异质结的宽度与第一栅极结构的宽度相同， 所述第二栅极 结构下方的异质结的宽度与第二栅极结构的宽度相同， 可以提高所述第一栅极结构和第二 栅极结构对其下方的异质结内的载流子的控制作用， 使载流子的密度更均匀， 从而提高晶 体管的源漏电流。 说 明 书 CN 104253044 A 7 4/12 页 8 附图说明 0031 图 1 至图 2。
29、3 是本发明的实施例的晶体管的形成过程的示意图 ； 0032 图 24 至图 26 是本发明的实施例的晶体管的异质结的能带示意图。 具体实施方式 0033 如背景技术中所述， 现有的 N 型或者 P 型量子阱晶体管的异质结结构所需要的势 垒层和量子阱层的材料不同， 需要分别形成N型或者P型的量子阱晶体管的异质结结构。 例 如， N 型量子阱晶体管的异质结结构中势垒层的材料为 AlGaN， N 型量子阱层的材料为 GaN ； P 型量子阱晶体管的异质结结构中势垒层的材料为 InGaP， P 型量子阱层的材料为 GaAs。分 别形成所述 N 型或者 P 型的量子阱晶体管需要较多的工艺步骤， 工艺成。
30、本较高。 0034 本发明的技术方案， 提供一种晶体管及其形成方法， 可以同时形成所述N型和P型 量子阱晶体管， 从而节约工艺步骤， 降低工艺成本。 0035 为使本发明的上述目的、 特征和优点能够更为明显易懂， 下面结合附图对本发明 的具体实施例做详细的说明。 0036 请参考图 1， 提供半导体衬底 100， 所述半导体衬底 100 包括第一区域 10 和第二区 域 20， 在所述半导体衬底 100 的第一区域 10 内形成 N 阱 101， 在所述半导体衬底 100 的第 二区域 20 内形成 P 阱 102。 0037 所述半导体衬底 100 的材料包括硅、 锗、 锗化硅、 砷化镓等半。
31、导体材料， 所述半导 体衬底 100 可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半 导体衬底 100 上形成的半导体器件选择所述半导体衬底 100 的类型， 因此所述半导体衬底 100 的类型不应限制本发明的保护范围。 0038 本实施例中， 采用的半导体衬底 100 为硅衬底， 所述硅衬底的晶面为 （111） ， 因为 （111） 晶面的硅衬底的晶格常数与后续形成的缓冲层的晶格常数和晶格结构较为接近， 有 利于后续通过外延生长形成高质量的缓冲层。 0039 通过离子注入工艺， 分别在所述第一区域 10 内形成 N 阱， 例如在第一区域 10 注入 As 或 P 离子 。
32、； 在所述第二区域 20 内形成 P 阱， 例如在第二区域 20 注入 B 或 In 离子。后续 在所述第一区域 10 形成 P 型晶体管， 在所述第二区域 20 形成 N 型晶体管。形成所述 N 阱 和 P 阱可以提高后续形成的晶体管与半导体衬底之间的隔离效果。 0040 请参考图 2， 在所述半导体衬底 100 表面形成缓冲层 200。 0041 所述缓冲层 200 的材料为 SiGe 或 GaAs， 所述缓冲层 200 的厚度范围为 10nm 500nm。所述缓冲层 200 的形成工艺可以是金属有机物化学气相沉积工艺、 原子层沉积工艺 或分子束外延工艺等。 0042 所述缓冲层 200 。
33、位于半导体衬底 100 和后续形成的量子阱层之间， 由于硅衬底为 间接带隙半导体， 而后续形成的量子阱层为直接带隙半导体， 两者之间晶格常数不匹配。 而 SiGe 或 GaAs 的晶格常数介于硅衬底和量子阱层的晶格常数之间， 可以为后续量子阱层的 生长提供晶格基础。 0043 本实施例中， 采用晶面为 （111） 的硅衬底， 所述缓冲层 200 的材料为 SiGe， 所述硅 衬底的晶格常数与 SiGe 的晶格常数较为接近， 有利于形成较高质量的缓冲层， 使得后续刻 说 明 书 CN 104253044 A 8 5/12 页 9 蚀缓冲层而形成的第一鳍部和第二鳍部的缺陷较少， 能够在所述第一鳍部。
34、和第二鳍部表面 沉积形成高质量的量子阱层。 0044 在本发明的其他实施例中， 在形成所述缓冲层 200 之后， 还可以进行退火处理， 提 高缓冲层的结晶质量， 进一步提高后续外延形成的量子阱层的质量。 0045 在本发明的其他实施例中， 所述缓冲层200的材料还可以是AlN等绝缘材料， 可以 起到隔离器件和衬底的作用。 0046 请参考图 3， 刻蚀所述缓冲层 200（请参考图 3） ， 在半导体衬底 100 的第一区域 10 表面形成第一鳍部 201， 在半导体衬底 100 的第二区域 20 表面形成第二鳍部 202。 0047 形成所述第一鳍部 201 和第二鳍部 202 的方法包括 ：。
35、 在所述缓冲层 200 表面形成 图形化掩膜层， 所述图形化掩膜层的图形定义了所述第一鳍部201和第二鳍部202的位置， 以所述图形化掩膜层为掩膜刻蚀所述缓冲层 200 形成第一鳍部 201 和第二鳍部 202。具体 的， 采用干法刻蚀工艺刻蚀所述缓冲层200。 所述第一鳍部201、 第二鳍部202的高度与缓冲 层 200（请参考图 2） 的厚度相同， 所述第一鳍部 201 和第二鳍部 202 的高度范围为 10nm 500nm， 后续在所述第一鳍部 201 和第二鳍部 202 表面形成异质结， 可以提高所述异质结的 面积， 提高载流子的数量。所述第一鳍部 201 和第二鳍部 202 的侧壁可。
36、以是垂直或者倾斜 的侧壁。所述倾斜侧壁使第一鳍部和第二鳍部的顶部宽度小于底部宽度， 可以使所述第一 鳍部 201 和第二鳍部 202 顶面与侧壁成钝角， 从而提高后续形成的晶体管的沟道区域内的 电场均匀性。 0048 请参考图 4， 在所述半导体衬底 100 的第一区域 10 和第二区域 20 之间形成沟槽 300。 0049 采用湿法或者干法刻蚀工艺在所述半导体衬底 100 内形成沟槽 300， 后续在所述 沟槽内填充隔离材料， 形成第一区域 10 和第二区域 20 之间的隔离结构， 将后续形成的 N 型 和 P 型晶体管隔离开。 0050 请参考图 5， 在所述半导体衬底 100 表面形成。
37、绝缘层 301， 所述绝缘层 301 填充满 所述沟槽 300 （请参考图 4） ， 并且所述绝缘层 301 的表面低于第一鳍部 201 和第二鳍部 202 的顶部表面。 0051 本实施例中， 所述绝缘层300的材料为氧化硅， 位于半导体衬底100表面的绝缘层 301 的厚度为 10nm 200nm。 0052 本实施例中， 采用化学气相沉积工艺， 在所述半导体衬底 100 表面形成绝缘材料 ； 对所述绝缘材料进行化学机械平坦化形成绝缘材料层， 所述绝缘材料层填充满所述沟槽 300（请参考图 4） ， 并且覆盖所述第一鳍部 201 和第二鳍部 202 ； 对所述绝缘材料层进行回 刻蚀， 使所。
38、述绝缘材料层的表面低于所述第一鳍部201和第二鳍部202的顶部表面， 形成绝 缘层301。 在本发明的其他实施例中， 还可以先在所述沟槽内壁和半导体衬底表面形成垫氧 化层， 再在所述垫氧化层表面形成绝缘层 301， 所述垫氧化层可以修复所述半导体衬底表面 和沟槽内壁的缺陷。 0053 请参考图6， 在所述第一鳍部201表面依次形成第一P型量子阱层401、 第一N型量 子阱层 411 和第一势垒层 421 ； 在所述第二鳍部 202 表面依次形成第二 P 型量子阱层 402、 第二 N 型量子阱层 412 和第二势垒层 422。 0054 所述第一P型量子阱层401位于第一鳍部201表面， 所述。
39、第一N型量子阱层411位 说 明 书 CN 104253044 A 9 6/12 页 10 于第一 P 型量子阱层 401 表面， 所述第一势垒层 421 位于第一 N 型量子阱层 411 表面 ； 所述 第二 P 型量子阱层 402 位于第二鳍部 202 表面， 所述第二 N 型量子阱层 412 位于第二 P 型 量子阱层 402 表面， 所述第二势垒层 422 位于第二 N 型量子阱层 412 表面。 0055 所述第一 P 型量子阱层 401 和第二 P 型量子阱层 402 的材料的导带能级低于第一 鳍部201和第二鳍部202的材料的导带能级。 本实施例中， 所述第一P型量子阱层401和。
40、第 二 P 型量子阱层 402 的材料为 InSb。所述第一 P 型量子阱层 401 和第二 P 型量子阱层 402 的厚度范围为 10nm 200nm， 并且所述第一 P 型量子阱层 401 和第二 P 型量子阱层 402 同 时形成。 0056 所述第一 N 型量子阱层 411 和第二 N 型量子阱层 412 的材料的导带能级低于所述 第一 P 型量子阱层 401 和第二 P 型量子阱层 402 的导带能级， 所述第一 N 型量子阱层 411 和第二 N 型量子阱层 412 的材料的价带能级低于所述第一 P 型量子阱层 401 和第二 P 型 量子阱层 402 的价带能级。本实施例中， 所。
41、述第一 N 型量子阱层 411 和第二 N 型量子阱层 412 的材料为 InGaAs。所述第一 N 型量子阱层 411 和第二 N 型量子阱层 412 的厚度范围为 10nm 100nm， 并且所述第一 N 型量子阱层 411 和第二 N 型量子阱层 412 同时形成。 0057 所述第一势垒层 421 和第二势垒层 422 的导带能级高于所述第一 P 量子阱层 401 和第二量子阱层 402 的导带能级， 所述第一势垒层 421 和第二势垒层 422 的价带能级小于 第一 N 型量子阱层 411 和第二 N 型量子阱层 412 的的价带能级。所述第一势垒层 421 和第 二势垒层 422 。
42、的材料为 InP， 厚度范围为 50nm 100nm。所述第一势垒层 421 和第二势垒 层 422 同时形成。本实施例中， 所述第一势垒层 421 和第二势垒层 422 的材料为 N 型掺杂 的 InP， 掺杂离子为 Si 或 Ge， 掺杂浓度为 1E17atom/cm3 1.2E18atom/cm3。 0058 所述第一 P 型量子阱层 401 和第二 P 型量子阱层 402、 第一 N 型量子阱层 411 和 第二 N 型量子阱层 412、 第一势垒层 421 和第二势垒层 422 的形成方法可以是金属有机物 化学气相沉积工艺、 原子层沉积工艺或分子束外延工艺等。由于第一鳍部 201 和。
43、第二鳍部 202 的材料具有一定晶格结构， 而所述第一 P 型量子阱层 401 和第二 P 型量子阱层 402、 第 一 N 型量子阱层 411 和第二 N 型量子阱层 412、 第一势垒层 421 和第二势垒层 422 所采用的 材料为半导体材料， 具有一定的晶格结构， 所以， 只会分别在所述第一鳍部 201 和第二鳍部 202 表面形成上述第一 P 型量子阱层 401 和第二 P 型量子阱层 402、 第一 N 型量子阱层 411 和第二 N 型量子阱层 412、 第一势垒层 421 和第二势垒层 422， 而不会形成在绝缘层 301 的 表面。 0059 具体的， 本实施例中， 在所述第。
44、一鳍部 201 和第二鳍部 202 表面同时形成 P 型量子 阱层， 位于所述第一鳍部 201 表面的量子阱层作为第一 P 型量子阱层 401， 位于所述第二鳍 部 202 表面的 P 型量子阱层作为第二 P 型量子阱层 402 ； 在所述 P 型量子阱层表面形成 N 型量子阱层， 位于所述第一 P 型量子阱层 401 表面的 N 型量子阱层作为第一 N 型量子阱层 411， 位于所述第二 P 型量子阱层 402 表面的 N 型量子阱层作为第二 N 型量子阱层 412 ； 在 所述 N 型量子阱层表面形成势垒层， 位于所述第一 N 型量子阱层 411 表面的势垒层作为第 一势垒层 421， 位。
45、于所述第二 N 型量子阱层 412 表面的势垒层作为第二势垒层 422。 0060 后续在第一区域 10 形成的 P 型晶体管中， 所述载流子为空穴， 在所述 P 型晶体管 的栅极上施加负偏压， 所述第一 P 型量子阱层中会形成二维空穴气作为载流子 ； 而在第二 区域 20 形成的 N 型晶体管中， 所述载流子为电子， 在所述 N 型晶体管上施加正偏压， 所述第 说 明 书 CN 104253044 A 10 7/12 页 11 二 N 型量子阱层中会形成二维电子气作为载流子。 0061 本实施例中， 所述 N 型晶体管和 P 型晶体管的势垒层和量子阱层采用相同的结构 和材料， 可以同时形成，。
46、 从而降低形成所述N型晶体管和P型晶体管的工艺步骤， 降低成本。 0062 请参考图 7， 形成覆盖所述第一势垒层 421、 第二势垒层 422 以及绝缘层 301 的栅 介质材料层 500 以及位于所述栅介质材料层 500 表面的栅极材料层 600。 0063 所述栅介质材料层 500 的材料包括 HfO2、 La2O3、 HfSiON、 ZrO2、 Al2O3、 HfSiO4、 HfAlO2 中的一种或多种， 所述栅介质材料层 500 的厚度为 1nm 5nm ； 所述栅极材料层 600 的材料 包括 Al、 Cu、 Ag、 Au、 Pt、 Ni、 Ti、 TiN、 TaN、 Ta、 Ta。
47、C、 TaSiN、 W、 WN、 WSi、 NiAu 或 CrAu 中的一 种或多种。形成所述栅介质材料层 500 的方法可以是金属有机物化学气相沉积、 原子层沉 积或等离子体增强化学气相沉积工艺。形成所述栅极材料层 600 的方法可以是物理气相沉 积、 金属有机物化学气相沉积、 原子层沉积或分子束外延生长等工艺， 并采用化学机械研磨 工艺使所述栅极材料层 600 的表面平坦化。 0064 请参考图8至图9， 图8为形成所述栅极材料层600之后沿第一鳍部201的长度方 向的剖面示意图， 图 9 为形成所述栅极材料层 600 之后沿第二鳍部 202 的长度方向的剖面 示意图。 0065 如图8所。
48、示， 所述第一P型量子阱层401、 第一N型量子阱层411、 第一势垒层421、 栅介质材料层 500 和栅极材料层 600 还覆盖所述第一鳍部 201 的端面 ； 如图 9 所示， 所述第 二 P 型量子阱层 402、 第二 N 型量子阱层 412、 第二势垒层 422、 栅介质材料层 500 和栅极材 料层 600 还覆盖所述第二鳍部 202 的端面。 0066 请参考图 10， 刻蚀所述栅介质材料层 500 和栅极材料层 600 （请参考图 7） ， 形成横 跨所述第一鳍部 201 的第一栅极结构和横跨第二鳍部 202 的第二栅极结构， 所述第一栅极 结构包括第一栅介质层501和第一栅极。
49、601， 所述第二栅极结构包括第二栅介质层502和第 二栅极 602。 0067 具体的， 形成所述第一栅极结构和第二栅极结构的方法为 ： 先在所述栅极材料层 600（请参考图 7） 表面形成图形化掩膜层， 所述图形化掩膜层覆盖所述要形成的第一栅极 结构和第二栅极结构的位置， 以所述图形化掩膜层作为掩膜， 采用干法刻蚀工艺， 向下刻蚀 所述栅极材料层 600 和栅介质材料层 500（请参考图 7） ， 分别形成横跨第一鳍部 201 的第 一栅极结构和横跨第二鳍部202的第二栅极结构， 并且暴露出绝缘层301的部分表面、 位于 所述第一栅极结构两侧的部分第一势垒层 421 的表面、 位于所述第二栅极结构两侧的部分 第二势垒层 422 的表面， 所述第一栅极结构包括第一栅介质层 501 和第一栅极 601， 所述第 二栅极结构包括第二栅介质层 502 和第二栅极 602。所述第一栅极结构和第二栅极结构之 间断开。 0068 请参考图 。