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1、(10)申请公布号 CN 104242941 A (43)申请公布日 2014.12.24 CN 104242941 A (21)申请号 201410515541.8 (22)申请日 2014.09.29 H03M 1/38(2006.01) (71)申请人 清华大学 地址 100084 北京市海淀区 100084-82 信箱 (72)发明人 韩雪 魏琦 杨华中 汪蕙 (74)专利代理机构 北京清亦华知识产权代理事 务所 ( 普通合伙 ) 11201 代理人 张大威 (54) 发明名称 基于数模转换器共享的两路时间交织逐次逼 近模数转换器 (57) 摘要 本发明公开了一种基于数模转换器共享的两。
2、 路时间交织逐次逼近模数转换器， 包括 ： 多个采 样保持电路， 对外部输入信号进行采样， 并输出采 样值 ； 数模转换器， 产生基准电压 ； 多个开关选择 网络 ； 多个比较器模块， 其第一级比较器子模块 根据采样值和基准电压生成第一级比较器输出数 据， 第二级比较器子模块根据控制信号、 基准电压 和采样值生成第二级比较器输出数据 ； 多个异步 数字控制逻辑电路， 根据第一级比较器输出数据 生成第二级比较器时钟信号和开关选择网络的控 制信号 ； 输出数据复用电路， 对第一通道和第二 通道的输出数据进行综合处理， 以得到总体输出 数据。本发明的模数转换器可在提高转换效率的 同时保证精度不降低。。
3、 (51)Int.Cl. 权利要求书 1 页 说明书 6 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书6页 附图2页 (10)申请公布号 CN 104242941 A CN 104242941 A 1/1 页 2 1. 一种基于数模转换器共享的两路时间交织逐次逼近模数转换器， 其特征在于， 包 括 ： 多个采样保持电路， 所述多个采样保持电路用于对外部输入信号进行采样， 并输出所 述外部输入信号的采样值 ； 数模转换器， 所述数模转换器用于产生基准电压， 所述基准电压分别一一对应地提供 给多个比较器模块 ； 多个开关选择网络， 所述多个开。
4、关选择网络均与所述数模转换器相连 ； 多个比较器模块， 所述多个比较器模块分别与所述多个开关选择网络和所述多个采样 保持电路一一对应地相连， 其中， 每个比较器模块均包括第一级比较器子模块和第二级比 较器子模块， 所述第一级比较器子模块用于根据对应的采样保持电路输出的采样值和对应 的基准电压生成第一级比较器输出数据， 所述第二级比较器子模块用于根据控制信号、 对 应的采样保持电路输出的采样值和所述基准电压生成第二级比较器输出数据 ； 多个异步数字控制逻辑电路， 所述多个异步数字控制逻辑电路一一对应地设置在所述 多个比较器模块的第一级比较器子模块和第二级比较器子模块之间， 所述异步数字控制逻 辑。
5、电路用于根据对应地第一级比较器子模块输出的第一级比较器输出数据生成所述第二 级比较器时钟信号和开关选择网络的控制信号 ； 以及 输出数据复用电路， 所述输出数据复用电路用于对第一通道和第二通道的输出数据进 行综合处理， 以得到总体输出数据。 2. 根据权利要求 1 所述的基于数模转换器共享的两路时间交织逐次逼近模数转换器， 其特征在于， 还包括 ： 多个输出模块， 所述多个输出模块分别与所述多个比较器模块和多个异步数字控制逻 辑电路一一对应地相连， 所述输出模块包括第一输出模块和第二输出模块， 所述第一输出 模块设置在对应地异步数字控制逻辑电路和第一级比较器子模块的输出端之间， 所述第二 输出。
6、模块与对应地第二级比较器子模块的输出端相连。 3. 根据权利要求 1 所述的六位异步逐次逼近模数转换器， 其特征在于， 所述第一级比 较器子模块和第二级比较器子模块均包括 7 个比较器。 4. 根据权利要求 3 所述的六位异步逐次逼近模数转换器， 其特征在于， 所述比较器为 四端动态比较器。 5. 根据权利要求 1 所述的六位异步逐次逼近模数转换器， 其特征在于， 所述数模转换 器为电阻型数模转换器。 6. 根据权利要求 1 所述的六位异步逐次逼近模数转换器， 其特征在于， 所述第一级比 较器子模块由第一级时钟信号触发， 所述第二级比较器子模块由第二级时钟信号触发。 7. 根据权利要求 6 所。
7、述的六位异步逐次逼近模数转换器， 其特征在于， 所述第一级时 钟信号优先于所述第二级时钟信号。 权 利 要 求 书 CN 104242941 A 2 1/6 页 3 基于数模转换器共享的两路时间交织逐次逼近模数转换器 技术领域 0001 本发明涉及集成电路技术领域， 特别涉及一种基于数模转换器共享的两路时间交 织逐次逼近模数转换器。 背景技术 0002 高速、 低功耗的模数转换器在无线传感网的射频前端接收机等领域有广泛应用， 对于实现高速模数转换器的设计， 当单路模数转换器的速度达到极限的时候， 采用时间交 织技术可以使速度成倍提高， 因此是近几年学术界的研究热点。 目前， 相关技术涉及到时间。
8、 交织模数转换器的设计方法， 通过让各子通道模数转换器并行工作， 交替采样， 实现转换速 率的成倍提高。 在之后的几十年里， 时间交织的思路得到了广泛发展和应用。 逐次逼近模数 转换器在不同结构的模数转换器中具有低功耗的优势， 主要由采样保持电路、 数模转换器、 比较器和数字控制逻辑组成。随着工艺的进步和异步逐次逼近模数转换器的提出， 单路逐 次逼近模数转换器在保持低功耗的同时实现了高速设计， 而通过采用时间交织技术， 多路 交织逐次逼近模数转换器可达到几 GHz 的采样速率。目前， 多路交织逐次逼近模数转换器 的各子通道主要基于电容型数模转换器， 其缺点在于占用面积大、 不同通道间数模转换器。
9、 会失配， 并且走线复杂， 交织电路性能不好。 发明内容 0003 本发明旨在至少在一定程度上解决上述相关技术中的技术问题之一。 0004 为此， 本发明的目的在于提出一种基于数模转换器共享的两路时间交织逐次逼近 模数转换器， 其可在提高转换效率的同时保证精度不受影响。 0005 为达到上述目的， 本发明的实施例提出了一种基于数模转换器共享的两路时间交 织逐次逼近模数转换器， 包括 ： 多个采样保持电路， 所述多个采样保持电路用于对外部输入 信号进行采样， 并输出所述外部输入信号的采样值 ； 数模转换器， 所述数模转换器用于产生 基准电压， 所述基准电压分别一一对应地提供给所述多个比较器模块 。
10、； 多个开关选择网络， 所述多个开关选择网络均与所述数模转换器相连 ； 多个比较器模块， 所述多个比较器模块 分别与所述多个开关选择网络和所述多个采样保持电路一一对应地相连， 其中， 每个比较 器模块均包括第一级比较器子模块和第二级比较器子模块， 所述第一级比较器子模块用于 根据对应的采样保持电路输出的采样值和对应的基准电压生成第一级比较器输出数据， 所 述第二级比较器子模块用于根据控制信号、 对应的采样保持电路输出的采样值和所述基准 电压生成第二级比较器输出数据 ； 以及多个异步数字控制逻辑电路， 所述多个异步数字控 制逻辑电路一一对应地设置在所述多个比较器模块的第一级比较器子模块和第二级比。
11、较 器子模块之间， 所述异步数字控制逻辑电路用于根据对应地第一级比较器子模块输出的第 一级比较器输出数据生成所述第二级比较器时钟信号和开关选择网络的控制信号 ； 输出 数据复用电路， 所述输出数据复用电路用于对第一通道和第二通道的输出数据进行综合处 理， 以得到总体输出数据。 说 明 书 CN 104242941 A 3 2/6 页 4 0006 根据本发明实施例提出的基于数模转换器共享的两路时间交织逐次逼近模数转 换器， 将交织的模数转换器共享一个数模转换器， 既节省了面积、 消除了通道间模数转换 器不匹配的影响， 又减小了交织电路中外部输入信号走线复杂、 不匹配引起的时间失配， 从 而， 。
12、在提高转换效率的同时， 保证精度不会恶化。 0007 另外， 根据本发明上述实施例的基于数模转换器共享的两路时间交织逐次逼近模 数转换器还可以具有如下附加的技术特征 ： 0008 进一步地， 在本发明的一个实施例中， 还包括 ： 多个输出模块， 所述多个输出模块 分别与所述多个比较器模块和多个异步数字控制逻辑电路一一对应地相连， 所述输出模块 包括第一输出模块和第二输出模块， 所述第一输出模块设置在对应的异步数字控制逻辑电 路和第一级比较器子模块的输出端之间， 所述第二输出模块与对应地第二级比较器子模块 的输出端相连。 0009 进一步地， 在本发明的一个实施例中， 所述第一级比较器子模块和第。
13、二级比较器 子模块均可以包括 7 个比较器。 0010 进一步地， 在本发明的一个实施例中， 所述比较器可以为四端动态比较器。 0011 进一步地， 在本发明的一个实施例中， 所述数模转换器可以为电阻型数模转换器。 0012 进一步地， 在本发明的一个实施例中， 所述第一级比较器子模块由第一级时钟信 号触发， 所述第二级比较器子模块由第二级时钟信号触发。 0013 进一步地， 在本发明的一个实施例中， 所述第一级时钟信号优先于所述第二级时 钟信号。 0014 本发明附加的方面和优点将在下面的描述中部分给出， 部分将从下面的描述中变 得明显， 或通过本发明的实践了解到。 附图说明 0015 本发。
14、明的上述和 / 或附加的方面和优点从结合下面附图对实施例的描述中将变 得明显和容易理解， 其中 ： 0016 图 1 为现有的时间交织模数转换器结构框图及时序关系图 ； 0017 图 2 为现有的基于电容性数模转换器的逐次逼近模数转换器的结构示意图 ； 0018 图 3 为根据本发明一个实施例的基于数模转换器共享的两路时间交织逐次逼近 模数转换器的结构框图 ； 以及 0019 图 4 为根据本发明一个实施例的基于数模转换器共享的两路时间交织逐次逼近 模数转换器的时序关系图。 具体实施方式 0020 下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其中自始至终 相同或类似的标号表示。
15、相同或类似的元件或具有相同或类似功能的元件。 下面通过参考附 图描述的实施例是示例性的， 旨在用于解释本发明， 而不能理解为对本发明的限制。 0021 此外， 术语 “第一” 、“第二” 仅用于描述目的， 而不能理解为指示或暗示相对重要性 或者隐含指明所指示的技术特征的数量。由此， 限定有 “第一” 、“第二” 的特征可以明示或 者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个” 的含义是两个或两个以 说 明 书 CN 104242941 A 4 3/6 页 5 上， 除非另有明确具体的限定。 0022 在本发明中， 除非另有明确的规定和限定， 术语 “安装” 、“相连” 、“连接”。
16、 、“固定” 等 术语应做广义理解， 例如， 可以是固定连接， 也可以是可拆卸连接， 或一体地连接 ； 可以是机 械连接， 也可以是电连接 ； 可以是直接相连， 也可以通过中间媒介间接相连， 可以是两个元 件内部的连通。对于本领域的普通技术人员而言， 可以根据具体情况理解上述术语在本发 明中的具体含义。 0023 在本发明中， 除非另有明确的规定和限定， 第一特征在第二特征之 “上” 或之 “下” 可以包括第一和第二特征直接接触， 也可以包括第一和第二特征不是直接接触而是通过它 们之间的另外的特征接触。而且， 第一特征在第二特征 “之上” 、“上方” 和 “上面” 包括第一 特征在第二特征正上。
17、方和斜上方， 或仅仅表示第一特征水平高度高于第二特征。第一特征 在第二特征 “之下” 、“下方” 和 “下面” 包括第一特征在第二特征正上方和斜上方， 或仅仅表 示第一特征水平高度小于第二特征。 0024 下面在描述根据发明实施例提出的基于数模转换器共享的两路时间交织逐次逼 近模数转换器之前， 先来简单描述一下相关技术中的逐次逼近模数转换器技术。 0025 在相关技术中， 参照图 1 所示， 为 m 路时间交织模数转换器结构图及时序关系图。 其中， 包括 m 个子通道模数转换器 (SUB-ADC)、 每个子通道模数转换器各自的采样保持电路 (S/H) 以及输出数据复用模块 (MUX)。不同子通。
18、道的模数转换器之间并行工作， 在采样时间 均匀交错的时钟CLKm控制下， 依次对输入信号x(t)进行采样、 数据转换并最终进行输出数 据译码。对于 m 路时间交织模数转换器， 子通道采样速率是 fs， 经过 m 路时间交织后， 采样 速率提高 m 倍， 为 mfs。 0026 参照图 2 所示， 为基于电容型数模转换器的逐次逼近模数转换器的示意图 ( 图中 为六位精度示例 )。其中， 主要包括 ： 采样保持电路、 电容型数模转换器、 比较器和数字控制 模块。VIN是外部输入信号， VREFP和 VREFN是基准电压， VCM是输入信号共模电平， D0 到 D5 是 输出数据。在采样阶段， 开关。
19、 S1 和 S2 闭合， 电容上极板接到共模电平 VCM， 电容下极板接到 VIN。采样结束后， 开关 S1 和 S2 断开。在保持阶段， 电容下极板接到 VREFN。在电荷重分配阶 段， 电容下极板电平由数字控制模块决定， 根据二进制搜索算法依次得到模数转换器输出 数据。对该图中的模数转换器进行时间交织， 在采样阶段， 外部输入信号 VIN要连接到各子 通道模数转换器的电容型数模转换器电容下极板。 从版图设计角度， 这样的走线长且复杂， 由于工艺失配导致的通道间版图不匹配将会更明显， 因此会恶化交织模数转换器的精度。 0027 由此可知， 相关技术中的逐次逼近模数转换器在结构简化程度和转换精。
20、度等方面 还不能很好地满足用户的使用要求， 有待改进。 0028 本发明正是基于上述问题， 而提出了一种基于数模转换器共享的两路时间交织逐 次逼近模数转换器。 0029 下面参照附图描述根据本发明实施例提出的基于数模转换器共享的两路时间交 织逐次逼近模数转换器。参照图 3 所示， 该基于数模转换器共享的两路时间交织逐次逼近 模数转换器包括 ： 多个采样保持电路 100、 数模转换器 200、 多个开关选择网络 300、 多个比 较器模块 400、 多个异步数字控制逻辑电路 500 和输出数据复用电路 600。 0030 其中， 多个采样保持电路 100 用于对外部输入信号进行采样， 并输出外部。
21、输入信 号的采样值。数模转换器 200 用于产生基准电压， 并且基准电压分别一一对应地提供给多 说 明 书 CN 104242941 A 5 4/6 页 6 个比较器模块400。 多个开关选择网络300均与数模转换器200相连。 多个比较器模块400 分别与多个开关选择网络300和多个采样保持电路100一一对应地相连， 其中， 每个比较器 模块 400 均包括第一级比较器子模块 410 和第二级比较器子模块 420， 第一级比较器子 410 用于根据对应的采样保持电路输出的采样值和对应的基准电压生成第一级比较器输出数 据， 第二级比较器子模块 420 用于根据控制信号、 对应的采样保持电路输出。
22、的采样值和基 准电压生成第二级比较器输出数据。多个异步数字控制逻辑电路 500 一一对应地设置在多 个比较器模块 400 的第一级比较器子模块 410 和第二级比较器子模块 420 之间， 异步数字 控制逻辑电路500用于根据对应地第一级比较器子模块410输出的第一级比较器输出数据 生成第二级比较器时钟信号和开关选择网络的控制信号。输出数据复用电路 600 用于对第 一通道和第二通道的输出数据 ( 即如图 3 中所示的第一级输出数据和第二级输出数据 ) 进 行综合处理， 以得到总体输出数据。本发明实施例的基于数模转换器共享的两路时间交织 逐次逼近模数转换器， 将交织的模数转换器共享一个数模转换。
23、器， 既节省了面积、 消除通道 间数模转换器不匹配的影响， 又减小了交织电路中外部输入信号走线复杂、 不匹配引起的 时间失配。 0031 进一步地， 在本发明的一个实施例中， 参照图 3 所示， 第一级比较器子模块 410 由 第一级时钟信号触发， 第二级比较器子模块 420 由第二级时钟信号触发。其中， 在本发明的 一个实施例中， 第一级时钟信号优先于第二级时钟信号。 0032 进一步地， 在本发明的一个实施例中， 参照图 3 所示， 本发明实施例的模数转换器 还包括 ： 多个输出模块 700。其中， 多个输出模块 700 分别与多个比较器模块 400 和多个异 步数字控制逻辑电路500一一。
24、对应地相连。 并且， 每个输出模块700包括第一输出模块710 和第二输出模块 720。具体地， 第一输出模块 710 设置在对应地异步数字控制逻辑电路 500 和第一级比较器子模块 410 的输出端之间， 第二输出模块 720 与对应地第二级比较器子模 块 420 的输出端相连。更为具体地， 输出模块 700 的第一输出模块 710 和第二输出模块 720 分别用于输出与之对应地第一级三位输出数据和第二级三位输出数据。 0033 其中， 在本发明的一个实施例中， 参照图 3 所示， 第一级比较器子模块 410 和第二 级比较器子模块 420 均可以包括 7 个比较器， 每级输出三位数据。需要。
25、说明的是， 每级输出 数据位数并不限定于此数值的情况， 每级输出数据位数的具体个数可以根据实际应用情况 进行调整。 0034 优选地， 在本发明的一个实施例中， 比较器可以为四端动态比较器。其中， 在本发 明的实施例中， 本发明实施例通过每级输出三位数据和四端动态比较器的使用， 实现高速、 低功耗的设计。 0035 优选地， 在本发明的一个实施例中， 数模转换器 200 可以为电阻型数模转换器。在 本发明的实施例中， 本发明实施例通过使用电阻型数模转换器， 节省了电容型数模转换器 电荷重分配的时间， 进而减小了整体的转换时间， 提高转换速度。 0036 作为具体地示例， 参照图 3 和图 4 。
26、所示， 以六位精度、 两路交织为例来说明本发明 实施例的基于数模转换器共享的两路时间交织逐次逼近模数转换器的工作原理。 0037 具体而言， 结合图3和图4所示， 子通道模数转换器为基于电阻型数模转换器的异 步逐次逼近模数转换器， 主要包括 ： 电阻型数模转换器、 采样保持电路、 比较器、 异步数字控 制逻辑、 开关选择网络、 输出数据复用电路以及输出数据译码电路。 子通道模数转换器分为 说 明 书 CN 104242941 A 6 5/6 页 7 两级， 每级使用七个比较器， 输出三位数据。Vsig是外部输入信号， VIN1和 VIN2是通道 1 和通 道 2 对 Vsig的采样值， VCM。
27、是采样保持电容的共模电平。CLKS1 和 CLKS2 分别是通道 1 和通 道2采样保持电路时钟， 在下降沿采样 ； CLK11和CLK12是通道1两级数据转换的时钟信号， 在上升沿第一通道 ( 即图 3 所示的通道 1) 数据转换 ； CLK21 和 CLK22 是通道 2 两级数据转 换的时钟信号， 在上升沿第二通道 ( 即图 3 所示的通道 2) 数据转换。D10 到 D15 和 D20 到 D25 分别是通道 1 和通道 2 的输出数据， D0 到 D5 是两路交织总体数据输出。假定子通道模 数转换器时钟周期为 T， 采样速率是 fs， 则通道 1 和通道 2 的采样保持电路时钟相差 。
28、T/2， 交 织后采样速率是 2fs， 速度提高一倍。两个子通道在各自时钟控制下进行数据转换， 输出 数据通过复用电路处理， 得到交织后模数转换器的总体输出数据 D0 到 D5。 0038 综上所述， 由于本发明实施例中使用电阻型数模转换器直接提供基准电压， 没有 电容型数模转换器电荷重分配的过程， 所以两路交织模数转换器可以共享一个电阻型数模 转换器。这样有以下优点 ： 首先， 通过共享数模转换器可以节省面积 ； 其次， 交织通道使用 同一个数模转换器消除了数模转换器在不同通道间失配的影响 ； 此外， 在本发明结构中， 输 入信号连接到独立的子通道采样保持电路中， 走线短且简单 ； 而在基于。
29、电容型数模转换器 的交织逐次逼近模数转换器中， 输入信号的走线要连接到各子通道的电容型数模转换器电 容极板， 走线长且复杂。 从版图设计角度， 走线越简单， 版图不匹配的影响就越小， 而对于交 织模数转换器， 输入信号走线不匹配会对精度有很大影响， 所以本发明中的结构更适用于 交织电路设计。 0039 需要说明的是， 本发明的上述实施例是以基于数模转换器共享的两路时间交织逐 次逼近模数转换器为例进行分析， 但是本发明的设计方法并不局限于两路时间交织设计， 对于两路以上时间交织， 可根据具体通道数和版图布局实现电阻型数模转换器的共享， 此 处不再赘述。 0040 综上所述， 本发明上述实施例的六。
30、位异步逐次逼近模数转换器， 电路共分为两级， 每级采用七个比较器， 每级输出三位数据。 首先， 对各级比较器进行失调校正， 校正结束后， 模数转换器进入正常的数据转换阶段。在提高转换速度的同时， 消除同级比较器间失调对 精度的影响， 保证电路性能。本发明中以带比较器失调校正的六位异步逐次逼近模数转换 器为基础， 分析设计的优越性。但需要理解的是， 本发明的实施例并不局限于六位设计精 度， 对于不同精度的模数转换器， 可根据精度合理分配每级输出数据位数， 并对各级比较器 进行失调校正， 实现速度和性能的最优。 0041 根据本发明实施例提出的基于数模转换器共享的两路时间交织逐次逼近模数转 换器，。
31、 将交织的模数转换器共享一个数模转换器， 既节省了面积、 消除了通道间模数转换 器不匹配的影响， 又减小了交织电路中外部输入信号走线复杂、 不匹配引起的时间失配， 从 而， 在提高转换效率的同时， 保证精度不会恶化。 0042 流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为， 表示包括 一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、 片段或部 分， 并且本发明的优选实施方式的范围包括另外的实现， 其中可以不按所示出或讨论的顺 序， 包括根据所涉及的功能按基本同时的方式或按相反的顺序， 来执行功能， 这应被本发明 的实施例所属技术领域的技术人员所理解。 00。
32、43 在流程图中表示或在此以其他方式描述的逻辑和 / 或步骤， 例如， 可以被认为是 说 明 书 CN 104242941 A 7 6/6 页 8 用于实现逻辑功能的可执行指令的定序列表， 可以具体实现在任何计算机可读介质中， 以 供指令执行系统、 装置或设备 ( 如基于计算机的系统、 包括处理器的系统或其他可以从指 令执行系统、 装置或设备取指令并执行指令的系统 ) 使用， 或结合这些指令执行系统、 装置 或设备而使用。就本说明书而言， “ 计算机可读介质 “ 可以是任何可以包含、 存储、 通信、 传 播或传输程序以供指令执行系统、 装置或设备或结合这些指令执行系统、 装置或设备而使 用的装。
33、置。计算机可读介质的更具体的示例 ( 非穷尽性列表 ) 包括以下 ： 具有一个或多个 布线的电连接部 ( 电子装置 )， 便携式计算机盘盒 ( 磁装置 )， 随机存取存储器 (RAM)， 只读 存储器 (ROM)， 可擦除可编辑只读存储器 (EPROM 或闪速存储器 )， 光纤装置， 以及便携式光 盘只读存储器(CDROM)。 另外， 计算机可读介质甚至可以是可在其上打印所述程序的纸或其 他合适的介质， 因为可以例如通过对纸或其他介质进行光学扫描， 接着进行编辑、 解译或必 要时以其他合适方式进行处理来以电子方式获得所述程序， 然后将其存储在计算机存储器 中。 0044 应当理解， 本发明的各。
34、部分可以用硬件、 软件、 固件或它们的组合来实现。在上述 实施方式中， 多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件 或固件来实现。例如， 如果用硬件来实现， 和在另一实施方式中一样， 可用本领域公知的下 列技术中的任一项或他们的组合来实现 ： 具有用于对数据信号实现逻辑功能的逻辑门电路 的离散逻辑电路， 具有合适的组合逻辑门电路的专用集成电路， 可编程门阵列 (PGA)， 现场 可编程门阵列 (FPGA) 等。 0045 本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步 骤是可以通过程序来指令相关的硬件完成， 所述的程序可以存储于一种计算机可读存储介。
35、 质中， 该程序在执行时， 包括方法实施例的步骤之一或其组合。 0046 此外， 在本发明各个实施例中的各功能单元可以集成在一个处理模块中， 也可以 是各个单元单独物理存在， 也可以两个或两个以上单元集成在一个模块中。上述集成的模 块既可以采用硬件的形式实现， 也可以采用软件功能模块的形式实现。所述集成的模块如 果以软件功能模块的形式实现并作为独立的产品销售或使用时， 也可以存储在一个计算机 可读取存储介质中。 0047 上述提到的存储介质可以是只读存储器， 磁盘或光盘等。 0048 在本说明书的描述中， 参考术语 “一个实施例” 、“一些实施例” 、“示例” 、“具体示 例” 、 或 “一些。
36、示例” 等的描述意指结合该实施例或示例描述的具体特征、 结构、 材料或者特 点包含于本发明的至少一个实施例或示例中。在本说明书中， 对上述术语的示意性表述不 一定指的是相同的实施例或示例。而且， 描述的具体特征、 结构、 材料或者特点可以在任何 的一个或多个实施例或示例中以合适的方式结合。 0049 尽管上面已经示出和描述了本发明的实施例， 可以理解的是， 上述实施例是示例 性的， 不能理解为对本发明的限制， 本领域的普通技术人员在不脱离本发明的原理和宗旨 的情况下在本发明的范围内可以对上述实施例进行变化、 修改、 替换和变型。 说 明 书 CN 104242941 A 8 1/2 页 9 图 1 图 2 说 明 书 附 图 CN 104242941 A 9 2/2 页 10 图 3 图 4 说 明 书 附 图 CN 104242941 A 10 。