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本发明公开了与降低信号端口的电容有关的方法和装置。在一个总体方面，该装置包括由设置在凸块金属和第一导电类型区域之间的电介质所限定的第一电容器，以及与第一电容器串联且由包括第一导电类型的区域和第二导电类型的区域的PN结限定的第二电容器。第一导电类型的区域可被配置为耦接至具有第一电压的第一节点，第二导电类型的区域可被配置为耦接至具有不同于第一电压的第二电压的第二节点。

权利要求书1.  一种装置，包括：第一电容器，由设置在凸块金属与第一导电类型的区域之间的电介质限定；以及第二电容器，与所述第一电容器串联并且由包括所述第一导电类型的所述区域和第二导电类型的区域的PN结限定，所述第一导电类型的所述区域被配置为耦接至具有第一电压的第一节点，所述第二导电类型的所述区域被配置为耦接至具有不同于所述第一电压的第二电压的第二节点。2.  根据权利要求1所述的装置，其中，所述第一电压或所述第二电压中的至少一者为偏置电压，所述偏置电压不同于与施加至所述凸块金属的信号相关的电压。3.  根据权利要求1所述的装置，其中，所述第一电容器包括设置在所述凸块金属与所述第一导电类型的所述区域之间的多个电介质层。4.  根据权利要求1所述的装置，其中，所述第一导电类型的所述区域为所述第一导电类型的第一区域，所述PN结为第一PN结，所述装置还包括：第三电容器，与所述第二电容器串联，所述第三电容器由包括所述第二导电类型的所述区域和所述第一导电类型的第二区域的第二PN结限定。5.  根据权利要求1所述的装置，其中，所述第一导电类型的所述区域为所述第一导电类型的第一区域，所述PN结为第一PN结，所述装置还包括：第三电容器，与所述第二电容器串联，所述第三电容器由包括所述第二导电类型的所述区域和所述第一导电类型的第二区域的第二PN结限定，所述第一导电类型的所述第二区域被配置为耦接至具有不同于所述第一电压且不同于所述第二电压的第三电压的第三节点。6.  根据权利要求1所述的装置，其中，所述第一导电类型的所述区域为所述第一导电类型的第一区域，所述PN结为第一PN结，所述装置还包括：第三电容器，与所述第二电容器串联，所述第三电容器由包括所述第二导电类型的所述区域和所述第一导电类型的第二区域的第二PN结限定，所述第一导电类型的所述第二区域被配置为耦接至地电压的接地节点，所述第一电压小于所述地电压并且所述第二电压大于所述地电压。7.  根据权利要求1所述的装置，其中，所述第一导电类型的所述区域为P型阱区，所述第二导电类型的所述区域为N型埋入层。8.  根据权利要求1所述的装置，还包括：电压源；以及多晶硅偏置电阻器，设置在介于所述电压源与所述第一导电类型的所述区域之间的电通路中。9.  一种装置，包括：具有第一导电类型的衬底，所述衬底耦接至被配置为具有第一电压的第一节点；第二导电类型的掺杂区，设置在所述衬底上；所述第一导电类型的掺杂区，设置在所述第二导电类型的所述掺杂区上并耦接至第二节点，所述第二节点被配置为具有小于所述第一电压的第二电压；多个电介质层，设置在所述第一导电类型的所述掺杂区上；以及凸块金属，设置在所述多个电介质层上方。10.  根据权利要求9所述的装置，其中，所述凸块金属具有的表面面积小于所述第一导电类型的所述掺杂区的表面面积。11.  根据权利要求9所述的装置，其中，所述多个电介质层包括浅沟槽隔离层，所述装置还包括：接触层，围绕所述浅沟槽隔离层的至少一部分，所述浅沟槽隔离层具有的表面面积大致等于所述凸块金属的表面面积。12.  根据权利要求9所述的装置，还包括：负电压源，耦接至所述第二节点并被配置为提供所述第二电压；以及偏置电阻器，设置在介于所述第一导电类型的所述掺杂区与所述负电压源之间的电通路中。13.  根据权利要求9所述的装置，还包括：电荷泵电压源，耦接至所述第二节点并被配置为提供所述第二电压；以及偏置电阻器，设置在所述第一导电类型的所述掺杂区与所述电荷泵电压源之间，所述偏置电阻器为多晶硅偏置电阻器。14.  根据权利要求9所述的装置，其中，所述第二导电类型的所述掺杂区耦接至第三节点，所述第三节点被配置为具有大于所述第一电压的第三电压。15.  根据权利要求9所述的装置，其中，所述第一电压为地电压，所述第二电压为相对于所述地电压的负电压，所述第二导电类型的所述掺杂区耦接至第三节点，所述第三节点被配置为具有大于所述地电压且大于所述负电压的相对于所述地电压的正电压。16.  根据权利要求9所述的装置，其中，所述第二电压为负电压，所述装置还包括：负电荷泵电压源，耦接至所述第二节点并被配置为提供所述负电压；以及正电荷泵电压源，耦接至所述第二导电类型的所述掺杂区并被配置为向所述第二导电类型的所述掺杂区提供正电压。17.  一种装置，包括：衬底，具有第一导电类型；第二导电类型的掺杂区，设置在所述衬底上；所述第一导电类型的掺杂区，设置在所述第二导电类型的所述掺杂区上；多个电介质层，设置在所述第一导电类型的所述掺杂区上；凸块金属，设置在所述多个电介质层上方；以及偏置电阻器，电耦接在所述第二导电类型的所述掺杂区与电压源之间。18.  根据权利要求17所述的装置，其中，所述偏置电阻器为第一偏置电阻器且所述电压源为第一电压源，所述装置还包括：第二偏置电阻器，电耦接在所述第一导电类型的所述掺杂区与不同于所述第一电压源的第二电压源之间。19.  根据权利要求17所述的装置，其中，所述衬底耦接至被配置为具有第一电压的第一节点，所述电压源被配置为提供小于所述第一电压的第二电压。20.  根据权利要求17所述的装置，其中，所述电介质层设置在金属排除区中。21.  根据权利要求17所述的装置，其中，所述凸块金属处的电容在大于大约1兆赫的信号频率处具有拐角。

说明书与降低信号端口的电容有关的方法和装置
技术领域
本说明书涉及降低计算组件的信号端口的电容。
背景技术
计算组件的信号端口可能会有使经由信号端口传送的信号（例如，数字信号、模拟信号）降级的电容。信号端口可包括（例如）输入/输出(I/O)端口。例如，计算组件的输入端口可能会有使经由输入端口传送的相对高速的信号（例如，大于1千兆赫(GHz)的信号）降级的输入电容。该电容可至少部分地归因于与输入端口相关的金属触点（例如，凸块金属）的尺寸（例如，表面面积）。因此，需要解决现有技术的缺点并为降低输入电容提供其他新颖和创新的特征的系统、方法和装置。
发明内容
在一个总体方面，一种装置，包括：由设置在凸块金属与第一导电类型的区域之间的电介质限定的第一电容器，以及与第一电容器串联且由包括第一导电类型的区域和第二导电类型的区域的PN结限定的第二电容器。第一导电类型的区域可被配置为耦接至具有第一电压的第一节点，第二导电类型的区域可被配置为耦接至具有不同于第一电压的第二电压的第二节点。
在附图和以下说明中阐述了一个或多个具体实施的细节。其他特征从说明和附图中以及从权利要求中将显而易见。
附图说明
图1A为计算组件的信号端口的至少一部分的侧剖视图的示意图。
图1B为图1A所示的信号端口部分的电路示意图。
图2为示出了凸块金属的面积与信号频率之间的关系的曲线图。
图3为计算组件的另一个信号端口部分的侧剖视图的示意图。
图4A为计算组件的又一个信号端口部分的侧剖视图的示意图。
图4B为示出了图4A所示的信号端口部分的顶视图的示意图。
图5为示出了与根据本文所述的实施例配置的信号端口部分相关的电容曲线的曲线图。
具体实施方式
图1A为计算组件的信号端口的至少一部分的侧剖视图的示意图。信号端口的该部分可称为信号端口部分100。在一些实施例中，信号端口部分100可包含在计算组件的输入端口和/或计算组件的输出端口中。计算组件可包含在集成电路中，或可为集成电路的一部分，和/或可包含在分立半导体器件中。
如图1A所示，信号端口部分100具有设置在凸块金属110与区域130（也可称为半导体区域）之间的电介质120，使得凸块金属110设置在电介质120上（并且电介质120设置在凸块金属110下方）并使得电介质120设置在区域130上（并且区域130设置在电介质120下方）。区域140（也可称为半导体区域）设置在区域130与区域150（也可称为半导体区域）之间，使得区域130设置在区域140上（并且区域140设置在区域130下方）并使得区域140设置在区域150上（并且区域150设置在区域140下方）。在本实施例中，信号端口部分100被取向为使得凸块金属110朝着信号端口部分100的顶部，并且区域150朝着信号端口部分100的底部。在一些实施例中，信号端口部分100的顶部与信号端口部分100的底部之间的方向可称为垂直方向，与该垂直方向大致正交的方向可称为水平方向或横向方向。在一些实施例中，电介质120可称为电介质区。
凸块金属110可充当触点金属（也可称为接触垫和/或可充当端子）。信号（例如，数字信号、模拟信号、输入信号、输出信号、通信信号）可经由凸块金属110传送。凸块金属110可具有大约数千平方微米的表面面积尺寸（例如，10000μm2、50000μm2、100000μm2）。在一些实施例中，凸块金属110的尺寸可大于（例如）焊盘的尺寸，其中，该焊 盘可具有不到凸块金属110的表面面积的5倍的表面面积。在一些实施例中，凸块金属110（其可与（例如）焊球耦接）的面积可比焊盘的面积大10倍以上。作为一个特定实例，凸块金属110可大于或等于大约40000μm2，而焊盘可为大约2500μm2。
区域130可用第一导电类型的一种或多种掺杂物（例如，P型掺杂物、N型掺杂物）来掺杂并且区域140可用第二导电类型（该第二导电类型具有与第一导电类型的导电性相反的导电性）的一种或多种掺杂物（例如，P型掺杂物、N型掺杂物）来掺杂，使得区域130与区域140之间的界面形成PN结132。类似地，区域140可用第二导电类型的一种或多种掺杂物来掺杂，并且区域150可用第一导电类型的一种或多种掺杂物来掺杂，使得区域140与区域150之间的界面形成PN结142。在一些实施例中，可使用一种或多种注入工艺来注入第一导电类型或第二导电类型的一种或多种掺杂物。
通过信号端口部分传送的相对高速的信号（例如，1GHz信号、10GHz信号、100GHz信号）可由于信号端口部分的电容而降级。具体地讲，高速信号可通过由相对大电容值而增加的电阻-电容(RC)时间常数降级（如，衰减）。当触点金属（例如，凸块金属110）的表面面积相对较大时（因为电容与触点金属的面积成正比），电容值可以是导致相对高速的信号降级的相对较大的电容值。图2为示出了凸块金属面积与可被可靠地处理的信号频率（或带宽）之间的关系的曲线图。
如图2所示，随着凸块金属面积增大（沿着X轴示出），能够可靠地处理的信号频率（或带宽）将降低（沿着Y轴示出）。在一些实施例中，图2中表示的信号频率可为3分贝(dB)衰减频率。这种降低部分地归因于随着凸块金属的面积增大，与凸块金属相关的电容值也增大（例如，线性地增大）的事实。例如，随着与凸块金属相关的电容值增加，施加至凸块金属的信号的上升时间和/或下降时间可被电容降级。因此，与信号相关的比特误码率、与信号相关的数据质量等可被相对较高的电容降级。虽然图2示出的这种关系为线性曲线，但在一些实施例中，凸块金属面积与信号频率之间的关系可为非线性关系。
例如，在大约面积A的凸块金属面积处，能够可靠地处理（例如，可根据阈值可靠性（例如比特误码率）可靠地处理）的信号频率大约在频率F1处。包括具有面积大约为A的凸块金属的信号端口部分将不能可靠地处理在（例如）大约F2的目标信号频率的信号。当表面面积大约为焊盘的尺寸（如，数百平方微米）时，由于与焊盘的相对较小面积相关的寄生电容相对较小，所以由与焊盘相关的相对较高频率的寄生电容所致的信号衰减可能不是令人关注的问题。但是，当表面面积（例如凸块金属（例如，图1A所示的凸块金属110）的表面面积）显著更大时，由与相对较大面积相关的寄生金属电容导致的衰减对于相对较高频率（例如大于100兆赫(MHz)的频率）而言可能是显著的。因此，尽管凸块金属具有相对较大的面积，但可使用本文所述的技术中的一种或多种（包括串联电容、偏置电阻、使用一个或多个电压源施加的偏置电压（如，直流(DC)偏置电压）等）来使信号的可靠处理成为可能。
重新参见图1A，在本实施例中，信号端口部分100被配置成使得信号端口部分100的总电容值可降低或最小化（以实现可靠的信号处理）。如图1A所示，凸块金属110、电介质120和区域130共同限定一电容器，该电容器在图1B中表示为电容器C1。与区域130与区域140之间的界面的PN结132相关的耗尽区133限定第二电容器，该第二电容器在图1B中表示为与电容器C1（在节点A处）串联的电容器C2。类似地，与区域140与区域150之间的界面的PN结142相关的耗尽区143限定第三电容器，该第三电容器在图1B中表示为（在节点B处）与电容器C2串联的电容器C3。
在一些实施例中，电容器C1可称为寄生金属电容，电容器C2和C3可称为耗尽电容器。信号端口部分的总电容可由电容器C1至C3（这些电容器串联地位于凸块金属节点112到地GND之间）的组合表示。
电容器C2和C3以与电容器C1串联的方式包含在信号端口部分100中，从而降低信号端口部分100的总电容值。换句话讲，添加这两个附加的串联半导体结以降低凸块金属110与地GND（例如，地电压GND、衬底）之间的总电容值。电容器C1、C2和C3具有可被降低的各自的电容值并且串联连接（如图1B所示）以共同形成低于单独的电容器C1至 C3的电容值中的任一电容值的电容值（例如，总电容值或整体电容值）。例如，电容器C2和C3（例如，耗尽电容器）限定在信号端口部分100内，以将信号端口部分100的整体电容降低至低于单独的电容器C1（其为寄生金属电容）的电容值的电容值。
在本实施例中，电介质120的宽度M1（也可称为厚度）可被限定为使得与电介质120相关的电容器C1的电容值可以降低（如，最小化）。例如，电介质120可包括多个氧化物层，使得电介质120的宽度M1可相对较大。在一些实施例中，电介质120可包括不同类型的电介质层（包括热氧化物层、沉积氧化物层、沟槽隔离层（如，浅沟槽隔离(STI)层）等）的组合。在一些实施例中，电介质120可包括超过三个氧化物层（例如，四个氧化物层、五个氧化物层）。至少结合图4对与可以包含在电介质中的层有关的细节进行了描述。
除电介质120的宽度M1外，可将凸块金属110下方且在电介质120内的一个或多个导体（例如，金属）排除，以增加（或最大化）凸块金属110与地GND之间的电介质120。换句话讲，电介质120的至少一部分可包括排除区170，在排除区170中，将一个或多个导体（例如，金属、多晶硅层、硅化物）从凸块金属110下方的空间中排除。如果从上方观察，则排除区170可具有大约等于或大于凸块金属110的表面面积的表面面积。在一些实施例中，排除区170可具有大约等于或大于区域130、区域140和/或区域150的表面面积的表面面积。在一些实施例中，排除区170可具有（当从上方观察时）大约小于（例如，稍小于）凸块金属110的（当从上方观察时）表面面积的表面面积。在一些实施例中，排除区170的形状可不同于图1A所示的形状。然而，排除区170的表面面积（当从上方观察时）可具有为凸块金属110的表面面积（当从上方观察时）的至少90%至95%的表面面积。
在本实施例中，耗尽区133的宽度M2和/或耗尽区143的宽度M3可被限定为使得分别与耗尽区133和/或耗尽区143相关的电容器C2的电容值和/或电容器C3的电容值可降低（例如，最小化）（即，增大耗尽区以使得电容值降低）。在一些实施例中，串联半导体结（即，PN结132和/或PN结142）中的一个或多个可被电偏置（例如，使用DC电压来偏 置）以降低（或最大化）耗尽区（即，耗尽区133和/或耗尽区143）中的一者或多者的电容值（如，串联电容值），从而降低信号端口部分100的总电容值（通过串联连接）。
例如，如果区域130和/或区域140为电浮动的，则可将电压（例如，偏置电压、非零电压、非浮动电压）施加至区域130和/或可将电压（例如，偏置电压、非零电压、非浮动电压）施加至区域140，以将耗尽区133的宽度M2增加为超过耗尽区133的宽度。类似地，如果区域140和/或区域150为电浮动的，则可将电压（例如，偏置电压、非零电压、非浮动电压）施加至区域140和/或可将电压（例如，偏置电压、非零电压、非浮动电压）施加至区域150，以将耗尽区143的宽度M3增加为超过耗尽区143的宽度。
作为一个特定实例，区域150（其可与衬底相联）可接地于地电压GND。换句话讲，区域150可处于地电压GND（如，电位），或者可将地电压GND施加至区域150。区域140可被偏置为大于地电压GND的电压（如，正电压），并且区域130可被偏置为小于地电压GND的电压（如，负电压）。在一些实施例中，施加至区域140的正电压可以与地电压GND大致相同或比地电压GND高（例如，0.1V、1V、5V、10V）。类似地，施加至区域130的负电压可以与地电压GND大致相同或比地电压GND低（例如，-0.1V、-1V、-5V、-10V）。
在一些实施例中，地电压GND可为非零电压。在一些实施例中，施加至凸块金属110的电压可跨越一电压范围并可与信号相关。在一些实施例中，施加至区域130至150中的一者或多者的电压可以在与施加至凸块金属110的信号相关的电压范围之内或之外。在一些实施例中，施加至区域130至150中的一者或多者的电压可以不同于包括在施加至凸块金属110的信号的电压范围内的最高电压和/或最低电压。
作为一个特定实例，施加至凸块金属110的信号可以基于大约-5V与+5V之间的电压范围。施加至区域130的正电压可为+10V，该正电压可能在所述电压范围之外；施加至区域140的负电压可为-10V，该负电压也可在所述电压范围之外。在本实施例中，施加至区域130的正电压以 及施加至区域140的负电压不同于信号的电压范围的最高电压(+5V)和最低电压(-5V)。地电压GND可为大约0V，其在信号的电压范围之内。
在一些实施例中，施加至区域130至150中的一者或多者的电压中的一者或多者可通过电荷泵电压源产生。例如，正电荷泵电压源可被配置为向区域130提供正电压，而负电荷泵电压源可被配置为向区域140提供负电压。与跟信号端口部分相关的电压源（例如，电荷泵电压源）有关的更多细节结合图3进行了描述。
尽管图1A未示出，但在一些实施例中，一个或多个偏置电阻可耦接至区域130至150中的一者或多者。在一些实施例中，偏置电阻可被配置为将区域130至150中的一者或多者与施加至区域130至150中的所述一者或多者的一个或多个偏置电压隔离。因此，在信号端口部分100中，凸块金属110可在施加至其上的信号频率的相对较大范围内，以相对较高的阻抗对地GND耦接。
例如，偏置电阻可包含在（例如，设置在、耦接至）介于泵电压源（例如，正电荷泵电压源）（未示出）与区域130之间的电通路中。偏置电阻可提供区域130与电压源的高频隔离。换句话讲，偏置电阻可充当自身可为低阻抗电压源的电压源的高阻抗。通过此举，可通过偏置电阻将电压源与施加至凸块金属110并且传播通过信号端口部分100的电压中的变化（例如，与信号相关的电压中的变化）隔离。在一些实施例中，偏置电阻或等效阻抗可包含在（如，并入）电压源中。
在一些实施例中，耗尽区133的宽度M2可大于或等于耗尽区143的宽度。在一些实施例中，耗尽区133的宽度M2可小于耗尽区143的宽度。可使用耦接至区域130、140、150中的一者或多者的一个或多个偏置电压来限定耗尽区133、143的相对宽度。在一些实施例中，耗尽区133的宽度M2和/或耗尽区143的宽度M3可等于或小于电介质120的宽度M1。在一些实施例中，电介质120的宽度M1可小于耗尽区133的宽度M2和/或耗尽区143的宽度M3。
在一些实施例中，包含在区域130至150中的一者或多者中的掺杂物（例如，P型掺杂物、N型掺杂物）可被限定成使得耗尽区133的宽度M2和/或耗尽区143的宽度M3可增加。例如，可以用相对较高的N型掺 杂物浓度来掺杂区域140并且可以用相对较高的P型掺杂物浓度来掺杂区域150，使得耗尽区143的宽度M3能大于当区域140和/或区域150中的掺杂物浓度相对较低时的耗尽区143的宽度M3。在一些实施例中，PN结132、142中的一者或多者的轻掺杂侧（例如，轻掺杂的N型侧、轻掺杂的P型侧）的掺杂物浓度可降低，使得耗尽宽度（例如，耗尽宽度133、143）可增加（如，最大化）。
信号端口部分100可包含在计算组件中，所述信号端口部分100可以是（例如）收发器（如，与电缆连接相关的收发器）、传感器、晶体管、微处理器、专用集成电路(ASIC)、分立组件、电路板，等等。信号端口部分100可包括在（例如，集成到）计算装置中。在一些实施例中，计算装置可以是（例如）计算机、个人数字助理(PDA)、移动电话、主机、电子测量装置、数据分析装置、电信装置、电视装置、配置为防雷的装置、手机、电子装置，等等。在一些实施例中，信号端口部分100可集成到计算组件（例如单个集成组件（如，单个分立组件）或包括多个其他半导体器件的集成组件）中。
信号端口部分100由半导体材料制成，并且可使用半导体加工技术来制作。例如，信号端口部分100可使用半导体衬底的至少一部分来形成（如，形成在半导体衬底的至少一部分内或其上）。
图3为计算组件的另一个信号端口部分300的侧剖视图的示意图。图3所示的信号端口部分300为图1A所示的信号端口部分100的变型。在一些实施例中，信号端口部分300可包含在（例如）计算组件的I/O端口中。
在本实施例中，信号端口部分300由P型半导体衬底（例如，具有P型掺杂物的半导体衬底）制成。P型半导体衬底的至少一部分限定信号端口部分300的P型区350。如图3所示，信号端口部分300具有设置在凸块金属310与P型区330之间的电介质320，使得凸块金属310设置在电介质320上（并且电介质320设置在凸块金属310下方）并使得电介质320设置在P型区330上（并且P型区330设置在电介质320下方）。电介质320、凸块金属310和P型区330限定电容器（如，寄生金属电容）。在一些实施例中，P型区330的掺杂物浓度可大于P型区350的掺 杂物浓度。N型区340设置在P型区330与P型区350之间，使得P型区330设置在N型区340上（并且N型区340设置在P型区330下方）并使得N型区340设置在P型区350上（并且P型区350设置在N型区340下方）。
如图3所示，与PN结332相关的耗尽区333（其限定电容器）由P型区330与N型区340之间的界面形成，而与PN结342相关的耗尽区343（其限定电容器）由N型区340与P型区350之间的界面形成。电压源335经由偏置电阻R0耦接至P型区330，而电压源345经由偏置电阻R1耦接至N型区340。电压源335被配置为向P型区330施加电压以较之于不具有施加电压的耗尽区333（即，当P型区330为浮动时）的宽度而增大耗尽区333的宽度。类似地，电压源345被配置为向N型区340施加电压以较之于不具有施加电压的耗尽区343（即，当N型区340为浮动时）的宽度而增大耗尽区343的宽度。根据上文结合图1A描述的原理，耗尽区333和耗尽区343的相对较大耗尽宽度可导致相对较小的串联电容值，该相对较小的串联电容值可降低信号端口部分300的总电容值。
在一些实施例中，电压源335和/或电压源345可以是（例如）电荷泵电压源。在一些实施例中，电压源335可以是被配置为向P型区330提供负电压（例如，负电荷泵电压、负偏置电压）的负电压源（例如，负电荷泵电压源或其他负电压源）。与此相反，电压源345可以是被配置为向N型区340提供正电压（例如，正电荷泵电压、正偏置电压）的正电压源（例如，正电荷泵电压源或其他正电压源）。
尽管图3未示出，但在一些实施例中，电压源可被配置为向P型区350提供偏置电压。在一些实施例中，电压源可以是负电压源。在一些实施例中，电压源335可耦接至P型区350，使得施加至P型区330的电压可与施加至P型区350的电压相同。在此类实施例中，偏置电阻（未示出）可包含在介于电压源与P型区350之间的电通路中。
尽管图3未示出，在信号端口部分300中可串联耦接附加的耗尽型电容器。例如，附加的PN结（未示出）可形成在信号端口部分300中并设置在PN结342下方。在一些实施例中，附加的PN结可形成在信号端 口部分300中并设置在PN结332与PN结342之间。在此类实施例中，可使用一个或多个电压源来偏置附加的PN结。在一些实施例中，附加的PN结可为浮动PN结，所述浮动PN结具有基于与形成附加的PN结的P型区和N型区相关的掺杂浓度的耗尽宽度。尽管图3未示出，在信号端口部分300中可以串联耦接较少的耗尽型电容器。
在本实施例中，偏置电阻R0被配置为将P型区330与电压源335隔离，而偏置电阻R1被配置为将N型区340与电压源345隔离。偏置电阻R0、R1可被配置为分别提供P型区330和N型区340分别与电压源335和电压源345的高频隔离。偏置电阻R0和R1中的一者或多者可被配置为防止（或基本防止）通过电压源335、345中的一者或多者接地的低阻抗通路。因此，PN结332、342中的一者或多者的宽度可不藉由通过低阻抗通路短接至地（或另一个电压）而降低（或消除）。换句话讲，PN结332、342中的一者或多者的宽度可使用偏置电阻R0、R1中的一者或多者来保持。偏置电阻R0和R1可配置有相对较高的阻抗，使得随着施加至凸块金属310的电压移动（以相对较高的频率），电压可以在不减小PN结332、342中的一者或多者的耗尽宽度（或不短接PN结332、342中的一者或多者）的情况下，经由电容耦接被传递通过与PN结332、342中的一者或多者相关的电容器。
尽管图3未示出，但是在一些实施例中，图3所包括的元件中的一者或多者可以镜像。例如，可将单独的电阻（未示出）耦接至P型区330的与电阻R0所耦接的侧面相对（或相邻）的侧面。又如，可将单独的电压源（未示出）耦接至P型区330的与电压源335经由电阻R0所耦接的侧面相对的侧面。
如图3所示，可将焊接凸块390耦接至（例如，接触、结合于）非导电性层380和/或凸块金属310。在一些实施例中，凸块金属310可称为或可用作凸块下金属化(UBM)层。
图4A为计算组件的又一个信号端口部分400的侧剖视图的示意图。图4A所示的信号端口部分400为图1A所示的至少信号端口部分100的变型。与本文所述的其他信号端口部分一样，在一些实施例中，信号端口部分400可包含在（例如）计算组件的I/O端口中。计算组件可包含在 集成电路中和/或可包含在分立半导体器件中。在本实施例中，将许多元件标记在信号端口部分400的仅一侧上，然而这些元件可以镜像在信号端口部分400的另一侧上。
信号端口部分400包括P型衬底460。信号端口部分400具有设置在凸块金属410与浅沟槽隔离(STI)层430的至少一部分（其共同限定电容器）之间的电介质420（其也可称为电介质区）。在本实施例中，电介质420包括与信号端口部分400内的金属层和/或STI层430相关的若干层电介质材料（也可称为电介质层）。电介质420包括金属1排除层421、金属2排除层422、金属3排除层423、金属4排除层424以及STI层430。例如，金属1排除层421为一层电介质，在其中金属（或另一种导体）从电介质层中排除。金属1排除层421、金属2排除层422、金属3排除层423和金属4排除层424可共同限定排除区470。在一些实施例中，STI层430可包括在排除区470中。
在一些实施例中，电介质420可包括与图4A所示的那些不同的电介质层。在一些实施例中，电介质420可包括比图4A所示更少的金属排除层。在一些实施例中，电介质420可包括比图4A所示更多的金属排除层。例如，电介质420可包括图4A中未示出的附加的金属排除层（例如，金属5排除层）。又如，电介质420可包括图4A中未示出的多晶硅排除层。
如图4A所示，高压(HV)P阱区440设置在STI层下方，N+埋入区450（例如，N型重掺杂埋入区）设置在HV P阱区440下方。HV P阱区440与N+埋入区450之间的界面限定（如，形成）具有耗尽宽度的PN结，该PN结充当与由凸块金属410、电介质420和HV P阱区440共同限定的电容器串联的电容器。
如图4A所示，P型衬底460设置在N+埋入区450下方。N+埋入区450与P型衬底之间的界面限定（如，形成）具有耗尽宽度的PN结，该PN结充当与由HV P阱区440和N+埋入区450共同限定的电容器串联的电容器。
如图4A所示，STI层430的一些部分将用作对于HV P阱区440、N+埋入区450和P型衬底460的触点的掺杂区隔离。具体地讲，STI层430 的一部分设置在与HV P阱区440接触的P+区447（例如，P型重掺杂区）与N+区457之间。N+区457经由HV N阱区456电耦接至N+埋入区450。另外，STI层430的一部分设置在N+区457与P+区467之间。P+区467经由HV P阱区466电耦接至P型衬底460。在一些实施例中，HV P阱区440和HV P阱区466可使用相同的半导体工艺和掩模来形成。
尽管图4A未示出，但在一些实施例中，信号端口部分400可形成为不具有STI层430（或其各部分）。在此类实施例中，P+区447可以与N+区457（在横向方向上）接触，而N+区457可以与P+区467（在横向方向上）接触。另外，在此类实施例中，HV P阱区440可以与金属1排除层421接触。在一些实施例中，在信号端口部分400中可包括图4A中未示出的附加的层。例如，可将附加的电介质层设置在STI层430与金属1排除层421之间和/或STI层430与HV P阱区440之间。
尽管图4A未示出，但在信号端口部分400中可包括附加的或不同的掺杂物区。例如，可将HV P阱区440替换为低压(LV)P阱区，和/或N+埋入区450可以是不同类型的掺杂区。又如，在信号端口部分400中可限定并包括图4A中未示出的附加的PN结。在一些实施例中，在信号端口部分400中可包括比图4A所示更少的PN结。
如图4A所示，偏置电阻Q1耦接至P+区447，而偏置电阻Q2耦接至N+区457。尽管图4A未示出，但在一些实施例中，偏置电阻Q1可以是多晶硅电阻和/或偏置电阻Q2可以是多晶硅电阻。具体地讲，偏置电阻Q1、Q2中的一者或多者可包括设置在半导体器件的表面上的多晶硅层的至少一部分。
偏置电阻Q1和Q2为PN结提供偏置电压以增大耗尽区，从而降低信号端口部分400的总电容并使得对GND的电容更低。偏置电阻Q1和Q2提供这样的机制，其通过低通网络，将DC偏置电压施加至跨HV P阱区440至N+埋入区450以及N+埋入区450至P型衬底460。
偏置电阻Q1和Q2的电阻值影响信号端口部分400的总电容在其间降低的频率范围，因此针对偏置电阻Q1和Q2使用相对较高的电阻值。在一些实施例中，偏置电阻Q1、Q2中的一者或多者的电阻值可介于50千欧(kΩ)至1兆欧(MΩ)之间（如，300kΩ、500kΩ、700kΩ）。在一些实 施例中，偏置电阻Q1、Q2中的一者或多者的电阻值可大于1MΩ或小于50kΩ。至少结合图5对与偏置电阻值对电容的影响有关的更多细节进行描述。
如图4A所示，经由P+区447向HV P阱区440提供电压Vp，经由N+区457向N+埋入区450提供电压Vn。在一些实施例中，可通过一个或多个电压源提供电压Vp，并且可通过一个或多个电压源提供电压Vn。还如图4A所示，经由P+区467向P型衬底460提供地电压GND。
在一些实施例中，图4A所示特征的至少一些部分可包括在设置在或生长在半导体衬底上的外延层中。尽管图4A未示出，但附加的耗尽型电容器可串联耦接于信号端口部分400中。
图4B为示出了图4A所示的信号端口部分400的顶视图的示意图。如图4A所示，P+区447设置在凸块金属410周围，STI层430的至少一部分设置在P+区447与N+区457之间。另外，STI层430的至少一部分设置在N+区457与P+区467之间。
在本实施例中，介于HV P阱区440（其可为第一导电类型的区域）与HV N阱区456之间的界面边界494（其形成PN结）以虚线示出。界面边界494大致与HV P阱区440的表面面积一致。另外，介于HV N阱区456与HV P阱区466之间的界面边界496（其形成PN结）以虚线示出。界面边界496大致与N+埋入区450（其可为第二导电类型的区域）的表面面积一致。
如图4B所示，凸块金属410的表面面积（其由长度和宽度限定）大致设置在由P+区447的内边界限定的表面面积中。另外，尽管图4B中未示出凸块金属410下方的STI层430（因为STI层430设置在凸块金属410下方），但STI层430具有大致等于凸块金属410的表面面积的表面面积。
另外，如图4B所示，凸块金属410具有小于HV P阱区440的表面面积的表面面积。在本实施例中，凸块金属410完全地设置在与HV P阱区440相关的界面边界494内。在一些实施例中，凸块金属410可具有大致等于或大于HV P阱区440的表面面积的表面面积。凸块金属410的宽度W可小于由P+区447限定的内部边界的宽度。在一些实施例中，凸块 金属410的宽度W可大于或小于由P+区447限定的内部边界的宽度。如果凸块金属410的宽度W大于由P+区447限定的内部边界的宽度，则宽度W可设置在P+区447的至少一部分上方、设置在P+区447与N+区457之间的部分STI层430上方，等等。类似地，凸块金属410的长度L可小于由P+区447限定的内部边界的长度。在一些实施例中，凸块金属410的长度L可大于或小于由P+区447限定的内部边界的长度。如果凸块金属410的长度L大于由P+区447限定的内部边界的长度，则长度L可设置在P+区447的至少一部分上方、设置在P+区447与N+区457之间的部分STI层430上方，等等。
如图4B所示，排除区470具有与凸块金属410的表面面积相同（如，大致相同）的表面面积（当从上方观察时）。在一些实施例中，排除区470可具有大于凸块金属410的表面面积或小于凸块金属410的表面面积的表面面积。
尽管图4A或图4B未示出，但各种半导体结构（包括金属层、多晶硅层、电介质层，等等）可设置在（例如）P+区447、STI层430的一部分、N+区457和/或P+区467上方。尽管凸块金属410在图4B中示出为具有矩形形状，但在一些实施例中，凸块金属410可具有不同的形状，例如正方形形状、圆形形状、三角形形状，等等。在一些实施例中，排除区470可具有与凸块金属410的形状相同（如，大致相同）或不同的形状。
图5为示出了与根据本文所述的实施例配置的信号端口部分相关的电容曲线55的曲线图。具体地讲，电容曲线55示出了响应于信号的频率扫描（沿着X轴示出）的信号端口部分的电容（沿着Y轴示出）。具体地讲，电容曲线55与信号端口部分相关，该信号端口部分包括与寄生金属电容串联的两个耗尽区电容以及两个偏置电阻，类似于（例如）图3或图4A所示的构造。
如图5所示，电容曲线55在大约1千赫(kHz)的频率下始于电容值V1处，并且保持在大约第一电容值V1直到大约10kHz之后。信号端口部分的电容降低直至大约电容值V3。电容曲线55可称为在稍大于1兆赫(MHz)的频率处具有拐角56。电容值V1处的电容可称为基础凸块电容， 电容值V3处的电容可称为衰减凸块电容。基础凸块电容可为具有非偏置耗尽电容（未施加偏置电压）且不具有偏置电阻的信号端口部分的总电容。
在一些实施例中，电容值V1和V3可为数百毫微微法拉(fF)。在一些实施例中，电容值V1、V3中的一者或多者可大于数百fF或小于数百fF。例如，电容值V1可为大约280fF，电容值V3可为大约230fF。在一些实施例中，信号端口部分的总电容从基础凸块电容向衰减凸块电容的降低可大于15%（例如，20%、25%、50%）。
随着偏置电阻（例如，偏置电阻Q1、偏置电阻Q2）中的一者或多者的电阻值增加，电容曲线55向左（向更低频率）移动，并且随着偏置电阻中的一者或多者的电阻值降低，电容曲线55向右（向更高频率）移动。具体地讲，随着偏置电阻中的一者或多者的电阻值增加，拐角56向左移动。偏置电阻中的一者或多者的电阻值可被配置为使得拐角56介于大约1MHz与10MHz之间。在一些实施例中，偏置电阻中的一者或多者的电阻值可被配置为使得拐角56在大约1MHz处。在一些实施例中，偏置电阻中的一者或多者的电阻值可被配置为使得拐角56大于1MHz或小于1MHz。在一些实施例中，在相对较低频率下（例如，在低于拐角56的频率下），信号降级可能不是设计考虑因素，但在大约为或高于拐角频率的频率下，由与凸块金属相关的相对较大的寄生金属电容所导致的信号降级可能是设计考虑因素。
电容曲线57示出了配置有偏置耗尽电容但不具有偏置电阻的信号端口部分的电容。如图5所示，电容曲线57大致具有恒定的电容值V2。在一些实施例中，电容值V2可能为数百fF。在一些实施例中，电容值V2可能大于数百fF或小于数百fF。例如，电容值V2可能为大约250fF。在不具有偏置电阻的情况下，电容值V2可导致在大约为或高于拐角频率的频率下，出现无法接受的信号降级水平。
本文所述的各种技术的具体实施可在数字电子电路中或在计算机硬件、固件、软件中或在它们的组合中实现。方法的部分也可以通过专用逻辑电路（例如，FPGA（现场可编程门阵列）或ASIC（专用集成电 路））执行，并且装置可实现为专用逻辑电路（例如，FPGA（现场可编程门阵列）或ASIC（专用集成电路））。
具体实施可在计算系统中实现，该计算系统包括后端组件（例如，数据服务器），或者包括中间件组件（例如，应用服务器），或者包括前端组件（例如，具有图形用户界面或网页浏览器的客户端计算机（用户可通过该客户端计算机与具体实施互动）），或者这样的后端组件、中间件组件或前端组件的任意组合。组件可通过数字数据通信的任何形式或介质（例如，通信网络）进行互连。通信网络的例子包括局域网(LAN)和广域网(WAN)，如互联网。
一些具体实施可使用各种半导体加工和/或封装技术来实现。一些实施例可使用与半导体衬底相关的各种类型的半导体加工技术来实现，所述半导体衬底包括但不限于（例如）硅(Si)、砷化镓(GaAs)、碳化硅(SiC)，等等。
虽然所述具体实施的某些特征已被示出为如本文所述，但本领域的技术人员现将可以想到许多修改、替代、变更和等效方案。因此，应当理解，所附权利要求旨在覆盖落入所述实施例的范围内的所有此类修改和变更。应当理解，所述实施例仅以举例的方式而不是以限制的方式呈现，并且可在形式和细节方面进行各种变更。本文所述的装置和/或方法的任一部分可以以任何组合加以组合，但相互排斥的组合除外。本文所述的实施例可包括所描述的不同实施例的功能、组件和/或特征的各种组合和/或子组合。