半导体存储装置 【技术领域】
本发明涉及一种半导体存储装置，详细讲，涉及一种通过分别选择与读出对象的存储单元连接的字线、位线与虚拟接地线而选择该存储单元，从而进行存储数据的读出的半导体存储装置。
背景技术
以往，在掩模ROM(掩模可编程只读存储器)或闪烁存储器(flashmemory)等非易失性半导体存储装置中，存在使用位线与虚拟接地线进行存储单元的读出的方式。以下，使用存储单元结构简单的掩模ROM的存储单元进行说明。图8表示使用了该虚拟接地线的读出方式的示意图。该方式，相对沿行及列方向呈矩阵状排列了存储单元的存储单元阵列，分别沿列方向交替配置位线与虚拟接地线，沿行方向配置字线，在相邻的位线与虚拟接地线之间配置由MOSFET构成的存储单元晶体管，存储单元晶体管的漏及源电极分别与位线及虚拟接地线连接。另外，存储单元晶体管的栅电极与字线连接。在1条字线上连接多个存储单元晶体管，提高存储单元的面积利用率。该存储单元晶体管，以成为阈值高的晶体管(阈值比成为栅电极的字线的高电平电位高，与字线电位无关，为常开地OFF晶体管)和阈值低的晶体管(在字线电位比阈值高的情况下接通的ON晶体管)的任意一种的方式，在制造阶段设定阈值(每个存储单元写入2值数据)。在读出动作中，选择与读出对象的晶体管连接的字线、位线及虚拟接地线，将已选择的位线充电为给定电位，将已选择的虚拟接地线与接地电位接地，使已选择的字线为高电平。用读出电路检测该状态的ON晶体管与OFF晶体管的电流的不同，判别存储单元内存储的2值数据。
一般，对于大容量半导体存储装置，作为高速地读出已存储于这些存储单元阵列内的数据的方式，公知有分层位线方式。该分层位线方式的存储单元阵列构成为，将存储单元阵列分割为多块，各块的位线作为副位线(也称为局部位线)，利用块选择晶体管将各块的副位线多条集合起来，与主位线(也称为全局位线)连接，与存储单元的选择相关的位线的选择，是通过选择主位线，利用块选择晶体管选择与已选择的主位线连接的副位线来进行的。以下，根据附图，说明分层位线方式的读出动作。图9中表示分层位线方式的存储单元阵列的构成例。再有，在图9所例示的存储单元阵列中，虚拟接地线也采用与位线同样的分层结构。
将把位于被块选择晶体管的控制信号BLK1、2与BLK3、4夹持的区域内的字线WL0～WLn作为栅电极的存储单元组称为块，为了提高存储单元的面积利用率，在各主位线MBi(i＝偶数)上，以块单位通过块选择晶体管BK1-1等，连接有多条(图9中为2条)副位线SBi(i＝偶数)。通过以该主位线的块单位对存储单元进行存取，可以高速读出。
如图9所示，块选择晶体管BK1-1等，由块选择线BLK1等选择。主位线MB2等通过块选择晶体管BK1-1，与副位线SB4等连接。这些存储单元阵列的主位线MBi(i＝偶数)通过选择读出块的块选择电路20与充电·接地选择电路21，与充电电路22、读出电路23等连接，主虚拟接地线MBi(i＝奇数)通过块选择电路20与充电·接地选择电路21，与充电电路22或接地线24等连接。也有充电·接地选择电路21或充电电路22、读出电路23与多个块选择电路20连接的情况。
说明图9所示的存储单元阵列电路的读出动作。考虑选择存储单元晶体管M4进行读出的情况。使与晶体管M4的栅极连接的字线WL0为高电平，其他字线(WLn)为低电平。为了使块选择晶体管BK1-1接通，使块选择晶体管的控制信号BLK1为高电平，为了使块选择晶体管BK3-2接通，使控制信号BLK3为高电平，而且，使其他的控制信号BLK2、BLK4为低电平。这样，在晶体管M4中形成从主位线到存储单元的电流通路(MB2)-(BK1-1)-(SB4)和从存储单元到主虚拟接地线的电流通路(SB5)-(BK3-2)-(MB3)。当晶体管M4为ON晶体管时，若使BSEL2为高电平，VGSEL1为高电平，BLOCKSEL1为高电平，BSEL1为低电平，VGSEL2为低电平，则已被选择的主位线MB2成为充电电位，已被选择的主虚拟接地线MB3为接地电位，在所谓的(MB2)-(BK1-1)-(SB4)-(M4)-(SB5)-(BK3-2)-(MB3)的通路内流过电流。利用通过块选择电路20的晶体管TR1与充电·接地选择电路21的晶体管TR2，与已被选择的主位线MB2连接的读出电路23，检测出已被选择的主位线MB2的充电电位的变化等，从而判别存储单元晶体管M4是ON晶体管。
可是，在存储单元晶体管M4为OFF晶体管，而与晶体管M4位于同一行的非选择存储单元的晶体管M3、M2、M1、M0等为ON晶体管的情况时，由于作为各晶体管的栅极线的字线WL0是共用的，故即使晶体管M4为OFF晶体管，经由晶体管M3、M2、M1也形成电流通路。即，在已使被选择的主位线MB2为充电电位的情况下，在所谓的(MB2)-(BK1-1)-(SB4)-(M3)-(M2)-(M1)…的通路内流过将与各存储单元连接的位线或虚拟接地线的寄生电容充电的过渡电流。将用该电流通路流出的电流暂称为迂回排出电流。结果，尽管读出对象的晶体管M4为OFF晶体管，也如是ON晶体管那样，形成从已被选择的主位线到各自的位线、虚拟接地线的电流通路，导致误读出动作或读出动作的动作余量降低。为了防止这种误读出动作等，以往采用的是将非选择的位线与非选择的虚拟接地线充电到给定充电电位的方法。
在图9所示的电路中，使非选择的主位线MB0、非选择的主虚拟接地线MB1为充电电位。利用块选择晶体管，使副位线SB0、副虚拟接地线SB1成为充电电位。这样，在即使存储单元晶体管M3、M2、M1、M0等为ON晶体管的情况下，也会消除读出存储单元晶体管M4时的迂回排出电流，在晶体管M4为ON晶体管时和为OFF晶体管时，在已被选择的主位线MB2的电位变化上出现不同，可以进行稳定的存储单元的读出动作。
可是，将防止迂回排出电流用的非选择位线与非选择虚拟接地线充电的方式，相反，将会降低读出对象的存储单元晶体管为ON晶体管时的读出动作余量。为了解决上述动作余量降低的问题，例如，在特开平10-11991号公报中提出了对存储单元晶体管与块选择晶体管的连接方式下功夫的方案。
接着，以图9所示的电路为例，说明将防止迂回排出电流用的非选择位线与非选择虚拟接地线充电的方式，导致读出动作余量降低的情况。
与上述说明同样，虽然在读出存储单元晶体管M4时，已被选择的主位线为MB2，已被选择的主虚拟接地线为MB3，由于将非选择位线与非选择虚拟接地线充电，故非选择的主位线MB0、非选择的主虚拟接地线MB1成为充电电位的情况，如已经说明那样，但另外，非选择的主位线MB4与非选择的虚拟接地线MB5也同时被充电。在与晶体管M4同一行的非选择晶体管M5、M6、M7、M8等为ON晶体管的情况下，非选择的主位线MB4与非选择的主虚拟接地线MB5通过各自的块选择晶体管，可以使副位线SB8与副虚拟接地线SB9成为充电电位，形成流过(SB8)-(M7)-(M6)-(M5)-(SB5)的、将已被选择的副虚拟接地线SB5充电的电流通路。将由该电流通路流入的电流暂称为迂回注入电流。在存储单元晶体管M4为ON晶体管的情况下，该迂回注入电流，使副虚拟接地线SB5的接地电位上升，使流过(MB2)-(BK1-1)-(SB4)-(M4)-(SB5)-(BK3-2)-(MB3)的、已被选择的主位线MB2的读出电流减小。该读出电流的减小并不只是推迟存储单元的读出速度，而且也有可能导致已被选择的存储单元晶体管的误读出，使读出动作余量下降。
另外，虽然以一次的读出动作一般是对多个存储单元晶体管并行读出，但在图9所示电路的情况下，也可能在读出存储单元晶体管M4的同时对存储单元晶体管M12进行读出。对于该存储单元晶体管M12的读出而进行防止与晶体管M4的迂回排出电流相当的电流的充电，就相当于对非选择的主位线MB4和非选择的主虚拟接地线MB5的充电。因此，虽然非选择的主位线MB4与非选择的主虚拟接地线MB5的充电在晶体管M4为ON晶体管时使读出电流减少，但在考虑了晶体管M12为OFF晶体管情况下的读出时，则成为必需的充电。
虽然增加位于晶体管M12与M4之间的非选择存储单元晶体管，使非选择的位线与非选择的虚拟接地线的充电成为最低限度必需的充电，也可以使上述说明的与流入已被选择的位线中的迂回注入电流相当的电流减少，但从根本上讲还存在相当于迂回注入电流的电流。即，在位于晶体管M12与M4之间的非选择的存储单元晶体管全部为ON晶体管的情况下，晶体管M12为OFF晶体管时的读出所必需的对非选择的位线与非选择的虚拟接地线的充电，对于晶体管M4为ON晶体管时的读出电流而言，只是减少了与迂回注入电流相当的电流，不能改变使晶体管M4为ON晶体管时的读出电流减少的事实。
即使在特开平10-11991号公报所揭示的动作余量下降对策中，也是使流入已被选择的位线的该迂回注入电流减少。另外，由于对这些位线、虚拟接地线的控制的制约，故在一定字线长度中存在用同一字线同时读出的单元数的限制，成为存储单元阵列的大容量化的障碍。
【发明内容】
本发明的目的在于，提供一种在使用了虚拟接地线的存储单元阵列构成中，可以防止由于从非选择的位线等向已被选择的位线迂回注入的电流所导致的读出动作余量的降低，且可以大容量化、高速动作的半导体存储装置。
本发明的半导体存储装置，具备存储单元阵列，是将具有1个第1电极和1对第2电极并根据上述第1电极的电位利用上述第2电极间的导通状态可读出存储内容的存储单元，沿行及列方向呈矩阵状排列，将处于同一行的上述存储单元的上述第1电极分别与共同的字线连接，在行方向相邻的2个上述存储单元间将1个上述第2电极相互连接，将处于同一列的上述存储单元的一方上述第2电极与共同的位线连接，将处于同一列的上述存储单元的另一方上述第2电极与共同的虚拟接地线连接；上述存储单元阵列分割为至少多列的子阵列；上述子阵列两端的存储单元列，在夹持上述子阵列间的边界且在行方向相邻的2个上述存储单元之间，上述第2电极之间不连接而相互分离，并分别与独立的位线或虚拟接地线连接；以上述子阵列单位，分别选择1条上述字线、上述位线与上述虚拟接地线，从而选择1个读出对象的存储单元。
根据上述构成，在以子阵列单位读出1个存储单元的构成中，由于为了避免背景技术项所说明的迂回排出电流，通过根据读出对象的存储单元的位置适当对非选择的位线或虚拟接地线进行充电，从而该充电引起的迂回注入电流在子阵列的边界截断，故可以避免该迂回注入电流所导致的误读出或读出动作余量的下降。即，通过适当地进行与子阵列内的存储单元的列数和位线或虚拟接地线的选择相关的译码，可以实现完全排除上述迂回排出电流与迂回注入电流的影响，可以防止读出动作余量及读出速度的下降的存储单元阵列构成。
进一步，为了达成该目的，本发明的半导体存储装置，是在上述构成中以上述子阵列单位，取代或者追加通过分别选择1条上述字线、上述位线与上述虚拟接地线从而选择1个读出对象的存储单元那样的构成，上述位线与上述虚拟接地线分别具有双方的功能，在一方发挥另一方功能时，另一方就发挥一方的功能。
可是，本发明作为读出对象的存储单元，虽然是具有1个第1电极和1对第2电极，并根据上述第1电极的电位，利用上述第2电极间的导通状态可读出存储内容的存储单元，但在存储单元的结构上，有可能流过第2电极间的电流的方向被固定的情况或根据写入状态而成为非对称的情况。在上述情况中，存在1对第2电极的哪一个与位线连接，哪一个与虚拟接地线连接，根据写入状态变化的情况。例如，在1个存储单元内可存储2位数据的存储单元中，在每位数据的读出中各自电流的流动方向不同的情况下，通过使位线与虚拟接地线适宜交替，可以使2位数据分离为每1位，并将其读出。即使在适用于这种存储单元阵列的大容量化的多值存储单元的情况下，虽然上述迂回排出电流与迂回注入电流的问题同样发生，但根据本构成，可以排除这些影响，避免误读出或动作余量的降低。
【附图说明】
图1是表示有关本发明的半导体存储装置的存储单元阵列构成的第1实施方式的主要部分电路图。
图2是掩模ROM的存储单元的等价电路图及剖面示意图。
图3是表示有关本发明的半导体存储装置的存储单元阵列构成的第2实施方式的主要部分电路图。
图4是表示在有关本发明的半导体存储装置的第2实施方式的存储单元阵列构成中，将位线与虚拟接地线对调时的实施方式的主要部分电路图。
图5是表示有关本发明的半导体存储装置的第3实施方式的主要部分电路图。
图6是使用了闪烁存储器元件的存储单元的等价电路图及剖面示意图。
图7是使用了可变电阻元件的存储单元的等价电路图及剖面示意图。
图8是使用了虚拟接地线的读出方式的示意图。
图9是表示以往的半导体装置的使用了分层位线方式的存储单元阵列构成一例的主要部分电路图。
图10是侧壁存储元件的剖面示意图与等价电路图。
图11是表示作为有关本发明的半导体装置的存储单元阵列构成的存储单元，使用了侧壁存储元件的另一实施方式的主要部分电路图。
图12是表示向图11所示有关本发明的半导体存储装置的存储单元阵列构成的全局位·源线供给写入电压的电路的一电路构成例的电路图。
【具体实施方式】
以下，参照附图，说明有关本发明的半导体存储装置(以下适当称为“本发明装置”)的实施方式。
(第1实施方式)
图1是表示本发明装置的存储单元阵列1的构成的第1实施方式的主要部分电路图。由于本实施方式是有关数据读出动作的技术内容，故利用存储单元结构简单的1个晶体管构成的掩模ROM的存储单元进行说明。存储单元一般构成为具有1个第1电极和1对第2电极，并根据第1电极的电位，利用第2电极间的导通状态，可读出存储内容，上述掩模ROM的存储单元的情况下，如图2所示，构成存储单元晶体管3的n沟道型MOSFET的栅电极相当于第1电极，漏及源电极分别相当于第2电极。第2电极间的导通状态由MOSFET的阈值电压决定，该阈值电压在制造阶段根据写入数据设定。再有，对于存储单元单体的读出动作或数据的存储方法，与在背景技术项中说明的内容相同，省略其重复说明，同时也使用相同术语。
如图1所示，存储单元阵列1构成为沿行方向(字线延伸方向)与列方向(位线延伸方向)呈矩阵状排列多个存储单元，再有，利用沿行方向每隔4个单元而沿列方向设置的元件分离带分割成多个子阵列2。各子阵列2成为(n+1)行×4列的存储单元排。
在各子阵列2中，将存储单元晶体管(以下适当称为存储单元)的栅电极分别与共同的字线WLi(i＝0～n)连接，在沿行方向相邻的2个存储单元间，分别将源电极之间、漏电极之间，将位于同一列的上述存储单元的漏电极连接在共同的位线LBj(j＝1、2)上，将源电极连接在共同的虚拟接地线LSk(k＝1、2、3)上。以行方向为左右方向，从左开始第1列与第2列、以及第3列与第4列的存储单元分别共用相邻之间的位线，第2列与第3列的存储单元分别共用相邻之间的虚拟接地线。还有，由于源电极由元件分离带与相邻的子阵列分离，故第1列与第4列的存储单元分别连接在独立的虚拟接地线上。在本实施方式中，采用背景技术项中说明的分层位线方式。再有，在以下的说明中，仅称为位线、虚拟接地线时，分别是指副位线(局部位线)与副虚拟接地线(局部虚拟接地线)。
各子阵列2分别具有1条全局位线GB与1条全局虚拟接地线GS，2条位线LB1、2分别通过第1选择晶体管BK1与BK2，与全局位线GB连接，3条虚拟接地线LS1、2、3分别通过第2选择晶体管BK3、BK4与BK5，与全局虚拟接地线GS连接。第1选择晶体管BK1、2集中配置于子阵列2的列方向的一端上，第2选择晶体管BK3、4、5集中配置于子阵列2的列方向的另一端上，在分别控制第1选择晶体管BK1、2的栅电极的块选择线A、B和分别控制第2选择晶体管BK3、4、5的栅电极的块选择线C、D、E之间，配置有字线WL0～n。
接着，对选择图1所示的子阵列2的图中左端的存储单元，读出其中的存储单元M1～M4的情况，说明其动作。
首先，在读出存储单元M1时，将在行方向应选择存储单元M1的字线WL0选择性地设定为高电平。然后，选择在列方向应选择存储单元M1的与存储单元M1连接的位线LB1与虚拟接地线LS1。位线LB1与虚拟接地线LS1的选择是将全局位线GB与全局虚拟接地线GS作为读出对象进行选择，将块选择线B与C设定为高电平，使第1选择晶体管BK1与第2选择晶体管BK3为接通状态，分别通过第1选择晶体管BK1与第2选择晶体管BK3，将位线LB1与虚拟接地线LS1连接在全局位线GB与全局虚拟接地线GS上。
再有，在该状态的基础上，将块选择线A设定为高电平，使第1选择晶体管BK2为接通状态。在该状态下，若从充电电路(图中未示出)将全局位线GB充电为给定充电电位，并使全局虚拟接地线GS为接地电位，则位线LB1与位线LB2成为充电状态，虚拟接地线LS1成为接地电位。结果，成为读出对象的存储单元M1的栅电极被设定为高电平，漏电极上被施加充电电位，源电极上被施加接地电位的状态。另外，同时位线LB2上也被施加充电电位。
由于根据存储单元M1为ON晶体管(低阈值电压)还是OFF晶体管(高阈值电压)，来决定位线LB1的充电电位是下降了还是未下降，故存储单元M1的读出，可以通过用读出电路(图中未示出)检测追随位线LB1的电位变化的全局位线GB的电位变化实现。在这里，若该位线LB1的电位变化振幅减小，则读出动作余量降低，读出速度减缓。
再有，上述位线LB2的充电，其作用是为了防止当存储单元M1为OFF晶体管，而非选择的存储单元M2～M4为ON晶体管时在背景技术项说明的那样成为问题的迂回排出电流。在图9所示的以往的存储单元阵列构成(现有例)中，用于防止该迂回排出电流的充电，当读出对象的存储单元M1为ON晶体管时，由于进行了该充电，将产生在背景技术项中说明的迂回注入电流，并出现降低存储单元M1的读出动作余量的结果。
可是，在本实施方式中，在存储单元M1为ON晶体管时，即，位线LB1的充电电位下降时，全局位线GB的电位也下降，再有，由于通过第1选择晶体管BK2，位线LB2的电位也追随其下降，故可以避免迂回注入电流的发生，不会导致读出动作余量的下降。
接着，说明读出存储单元M2的情况。将在行方向应选择存储单元M2的字线WL0选择性地设定为高电平。而且，选择在列方向应选择存储单元M2的、与存储单元M2连接的位线LB1与虚拟接地线LS2。位线LB1与虚拟接地线LS2的选择是将全局位线GB与全局虚拟接地线GS作为读出对象进行选择，将块选择线B与D设定为高电平，使第1选择晶体管BK1与第2选择晶体管BK4为接通状态，分别通过第1选择晶体管BK1与第2选择晶体管BK4，将位线LB1与虚拟接地线LS2连接在全局位线GB与全局虚拟接地线GS上。
在该状态下，若从充电电路(图中未示出)将全局位线GB充电到给定充电电位，使全局虚拟接地线GS为接地电位，则位线LB1成为充电状态，虚拟接地线LS2成为接地电位。结果，成为读出对象的存储单元M2的栅电极被设定为高电平，漏电极上被施加充电电位，源电极上被施加接地电位的状态。存储单元M2的读出动作自身与上述存储单元M1的情况相同。
在这里，虽然迂回排出电流在相邻的存储单元M1为ON晶体管时成为问题，但由于存储单元M1在存储单元M2的相反侧，由元件分离带与相邻的子阵列完全电隔离，故若通过存储单元M1对虚拟接地线LS1的充电结束，则不会进一步产生迂回排出电流。另外，在存储单元M2被选择为读出对象的情况下，由于只对与非选择存储单元连接的位线LB2充电，故迂回注入电流当然不会产生。因此，在存储单元M2为读出对象的情况下，也不会发生读出动作余量的降低。在这里，即使让块选择线E为高电平，第2选择晶体管BK5为接通状态，通过第2选择晶体管BK5将虚拟接地线LS3连接在全局虚拟接地线GS上，对于存储单元M2读出的动作也不造成不良影响。如果由于某种原因对位线LB2与虚拟接地线LS3进行了充电，当存储单元M3与M4为ON晶体管时，由于使已被选择的虚拟接地线LS2为接地电位，也担心会对位线LB2与虚拟接地线LS3的充电状态造成不良影响，通过使第2选择晶体管BK5为接通状态，让虚拟接地线LS3为接地电位，可以期待具有能预先防止有关问题的效果。
接下来，说明读出存储单元M3的情况。将在行方向应选择存储单元M3的字线WL0选择性地设定为高电平。而且，选择在列方向应选择存储单元M3的、与存储单元M3连接的位线LB2与虚拟接地线LS2。位线LB2与虚拟接地线LS2的选择是将全局位线GB与全局虚拟接地线GS作为读出对象进行选择，将块选择线A与D设定为高电平，使第1选择晶体管BK2与第2选择晶体管BK4为接通状态，分别通过第1选择晶体管BK2与第2选择晶体管BK4，将位线LB2与虚拟接地线LS2连接在全局位线GB与全局虚拟接地线GS上。在这里，以与在存储单元M2的读出时使块选择线E为高电平，使第2选择晶体管BK5为接通状态同样的理由，在存储单元M3的读出动作中，也优选使块选择线C为高电平，使第2选择晶体管BK3为接通状态。
由于存储单元M3与存储单元M2在子阵列2中，相对虚拟接地线LS2具有左右对称的关系，读出存储单元M3的动作与存储单元M2的读出只是选择的位线不同，其余与存储单元M2的读出动作相同。因此，省略有关读出动作及动作余量的说明。
再有，与读出上述存储单元M2时，使块选择线E为高电平，使第2选择晶体管BK5为接通状态同样，在读出存储单元M3时也优选使块选择线C为高电平，使处于左右对称关系的第2选择晶体管BK3为接通状态。
接下来，说明读出存储单元M4的情况。将在行方向应选择存储单元M4的字线WL0选择性地设定为高电平。而且，选择在列方向应选择存储单元M4的、与存储单元M4连接的位线LB2与虚拟接地线LS23。位线LB2与虚拟接地线LS3的选择是将全局位线GB与全局虚拟接地线GS作为读出对象进行选择，将块选择线A与E设定为高电平，使第1选择晶体管BK2与第2选择晶体管BK5为接通状态，分别通过第1选择晶体管BK2与第2选择晶体管BK5，将位线LB2与虚拟接地线LS3连接在全局位线GB与全局虚拟接地线GS上。再有，在该状态的基础上，将块选择线B设定为高电平，使第1选择晶体管BK1为接通状态。
由于存储单元M4与存储单元M1在子阵列2中，相对于虚拟接地线LS2具有左右对称的关系，存储单元M4的读出动作与存储单元M1的读出只是选择的位线与虚拟接地线不同，其余与存储单元M1的读出动作相同。因此，省略有关读出动作及动作余量的说明。
以上，虽然根据图1对存储单元M1～M4的读出进行了说明，但在存储单元M1与M4，即子阵列2的左右两端的存储单元的读出中，通过也对非选择的位线(只与非选择的存储单元连接的位线)进行充电，可以防止动作余量的降低。另外，在存储单元M2与M3，即子阵列2的中央两列的读出中，不进行非选择的位线的充电，可以防止动作余量的降低。换言之，根据读出对象的存储单元在子阵列2内的位置，决定是否对非选择位线进行充电。
还有，在存储单元M2与M3的读出中，应使非选择的虚拟接地线(只与非选择的存储单元连接的虚拟接地线)内，远离读出对象的存储单元的虚拟接地线为接地电位，使对应的第2选择晶体管为接通状态。结果，在读出任何存储单元时，使2个第1选择晶体管与3个第2选择晶体管内，包括第1晶体管与第2晶体管的各一个，合计3个选择晶体管为接通状态。结果，可以达到第1及第2选择晶体管的控制逻辑简化的目的。
在这里，若对上述充电电路的充电时序进行说明，则将已被选择的字线转移到高电平之后作为读出动作期间，可以在先于读出动作期间开始而在读出动作期间的开始前或开始后结束的充电期间内进行该充电，或者也可以不特别设置上述充电期间，在读出动作期间内进行该充电，或者可以在充电期间与读出动作期间的两期间中进行该充电。
另外，对于子阵列2中位线与虚拟接地线的配置，也可以对调两者的配置。即，可以将2条位线LB1、2作为2条虚拟接地线LS1、2，将3条虚拟接地线LS1、2、3作为3条位线LB1、2、3，第1选择晶体管BK1与BK2作为第2选择晶体管与全局虚拟接地线GS连接，第2选择晶体管BK3、BK4与BK5作为第1选择晶体管与全局位线GB连接。由此，成为在物理上不改变晶体管与各控制信号线的连接，更换全局位线GB与全局虚拟接地线GS的方式。但是，必须在物理上变更全局位线GB与全局虚拟接地线GS连接的充电电路或读出电路等外围电路的连接。读出动作基本与图1所示的构成同样，也可以用同样的想法决定防止迂回排出电流用的非选择位线的充电。
(第2实施方式)
图3是表示本发明装置的存储单元阵列10的构成的第2实施方式的主要部分电路图。与第1实施方式同样，使用掩模ROM的存储单元进行说明。存储单元阵列10被分割为多个子阵列2的构成与第1实施方式相同，子阵列2的构成也与第1实施方式完全相同。对于分层位线方式，以及与此相关联的第1选择晶体管BK1、BK2及第2选择晶体管BK3、BK4与BK5的具体形式也和第1实施方式相同。
与第1实施方式不同点在于，在2条位线LB1、2与3条虚拟接地线LS1、2、3的互相相邻的之间，设有使两者电导通用的4个开关晶体管EQ1～EQ4。具体地讲，开关晶体管EQ1设于虚拟接地线LS1与位线LB1之间，开关晶体管EQ2设于虚拟接地线LS3与位线LB2之间，开关晶体管EQ3设于虚拟接地线LS2与位线LB1之间，开关晶体管EQ4设于虚拟接地线LS2与位线LB2之间。开关晶体管EQ1的栅电极由EQ线B控制，开关晶体管EQ2的栅电极由EQ线A控制，开关晶体管EQ3与EQ4的栅电极由EQ线C控制。4个开关晶体管EQ1～EQ4使用3条控制信号EQ线A～C。
接着，对选择图3所示的子阵列2的图中左端部分，读出其中的存储单元M1～M4的情况，说明其动作。再有，由于读出的基本动作与第1实施方式同样，故适当省略重复的说明。
首先，对读出存储单元M1的情况进行说明。关于存储单元M1的选择，与第1实施方式同样，第1选择晶体管BK1与BK2及第2选择晶体管BK3被设定为接通状态，这一点上也相同。以下，主要说明第2实施方式中特有的开关晶体管EQ1～4的控制。
进行第1选择晶体管BK1与BK2及第2选择晶体管BK3的控制的同时，将EQ线A与EQ线C设定为高电平，使开关晶体管EQ2～4为接通状态。结果，在第1实施方式中，虚拟接地线LS2、LS3在存储单元M3与M4为ON晶体管的情况下虽然是经由该晶体管被充电，而在此经由开关晶体管EQ2～4被充电。即，在本实施方式中，由于与存储单元M3与M4的存储状态或选择字线的电位电平无关，位线的充电也经由开关晶体管EQ2～4，对非选择的虚拟接地线(仅与非选择存储单元连接的虚拟接地线)进行，故与第1实施方式相比，可以更有效地抑制迂回排出电流。
另外，若言及迂回注入电流的影响，则由于对非选择的位线及虚拟接地线的该充电，与第1实施方式的情况相同，是从相同全局位线GB进行充电，故不成为降低读出动作余量及读出动作速度的主要原因。
接着，说明读出存储单元M2的情况。关于存储单元M2的选择，与第1实施方式相同，将块选择线B与D或B、D与E设定为高电平，使第1选择晶体管BK1及第2选择晶体管BK4或BK4与BK5为接通状态，这一点上也与第1实施方式相同。以下，主要说明第2实施方式中特有的开关晶体管EQ1～4的控制。
进行第1选择晶体管BK1及第2选择晶体管BK4或BK4与BK5的控制的同时，将EQ线B设定为高电平，使开关晶体管EQ1为接通状态。由此，也通过开关晶体管EQ1，将非选择的虚拟接地线LS1充电到位线LB1的充电电位，该充电可以更有效地防止迂回排出电流。
再有，也可以与EQ线B同时将EQ线A设定为高电平。由于被选择的虚拟接地线LS2一直下降到接地电位，故即使开关晶体管EQ2为接通状态，非选择的位线LB2的电位下降，也对充电动作或读出动作不造成任何影响。由此，与读出存储单元M1时同样，可以将2条EQ线设定为高电平，可以简化EQ线的控制逻辑。
接着，说明读出存储单元M3的情况。关于存储单元M3的选择，与第1实施方式同样，将块选择线A与D或A、D与C设定为高电平，使第1选择晶体管BK2及第2选择晶体管BK4或BK4与BK3为接通状态，这一点上也与第1实施方式相同。在存储单元M3的读出动作中，在与上述块选择线的控制的同时，将EQ线A设定为高电平，使开关晶体管EQ2为接通状态。由此，也通过开关晶体管EQ2，将非选择的虚拟接地线LS3充电到位线LB2的充电电位，该充电可以更有效地防止迂回排出电流。另外，根据与存储单元M2的读出同样的理由，也可以与EQ线A同时将EQ线B设定为高电平。
接下来，说明读出存储单元M4的情况。关于存储单元M4的选择，与第1实施方式同样，使第1选择晶体管BK1与BK2及第2选择晶体管BK5为接通状态，这一点上也相同。在与第1选择晶体管BK1与BK2及第2选择晶体管BK5的控制的同时，将EQ线B与EQ线C设定为高电平，使开关晶体管EQ1、3、4为接通状态。结果，在第1实施方式中，虚拟接地线LS1、LS2在存储单元M1与M2为ON晶体管的情况下虽然是经由该晶体管被充电，在此经由开关晶体管EQ1、3、4被充电，可以更有效地抑制迂回排出电流。这一点与相对于虚拟接地线LS2具有左右对称关系的存储单元M1的读出相同。另外，对于迂回注入电流的影响也同样，由于对非选择的位线及虚拟接地线的该充电，是从相同全局位线GB进行充电，故不会成为降低读出动作余量及读出速度的主要原因。
以上虽然根据图3对存储单元M1～4的读出进行了说明，但在存储单元M1与M4，即子阵列2的左右两端的存储单元的读出中，通过也对非选择的位线与虚拟接地线进行充电，从而防止动作余量的下降。另外，在存储单元M2与M3，即子阵列2的中央两列的存储单元的读出中，不对非选择的位线进行充电，通过开关晶体管对非选择的虚拟接地线进行充电，从而防止动作余量的降低。换言之，根据读出对象的存储单元在子阵列2内的位置，决定对非选择的位线与虚拟接地线的哪一个进行充电。
如上所述，通过追加开关晶体管EQ1～EQ4，可以更可靠防止迂回排出电流，抑制读出动作余量的降低，可以进行高速读出动作。再有，选择性地使开关晶体管EQ1～EQ4成为接通状态的控制，可以在第1实施方式中说明的充电期间中、读出动作期间中、或两方期间中进行。
在本第2实施方式中，也与第1实施方式同样，可以对调子阵列2中位线与虚拟接地线的配置，对调全局位线GB与全局虚拟接地线GS。图4中表示对调了位线与虚拟接地线的电路构成。虽然在第1实施方式中不需要在物理上对晶体管与各控制信号线的连接变更，但在第2实施方式中，则需要变更开关晶体管EQ1～EQ4与其控制信号EQ线A～C之间的连接关系。具体地讲，不需要EQ线B，由EQ线A控制开关晶体管EQ1的栅电极。
如图4所示，与第1实施方式的情况相同，对于图3所示的子阵列2的构成，若对调位线与虚拟接地线的配置，则对调全局位线GB与全局虚拟接地线GS。或者反过来讲，若对调全局位线GB与全局虚拟接地线GS，则需要对调子阵列2的位线与虚拟接地线的配置。读出动作基本上与图3所示的构成同样，对于防止迂回排出电流用的非选择位线及虚拟接地线的充电，也可以用同样的想法决定块选择线A～E及开关晶体管EQ1～EQ4的控制。
(第3实施方式)
图5是表示本发明装置的第3实施方式的主要部分电路图。在第3实施方式中，在第2实施方式的情况下追加进行在全局位线与全局虚拟接地线或位线与虚拟接地线的制造过程中所发生的相邻位线间或相邻虚拟接地线间的短路检查的电路。通过构成图5所示的电路构成，不仅进行全局位线或全局虚拟接地线的短路检查，还进行位线及虚拟接地线的短路检查。以下，说明本实施方式中的短路检查的动作。
在进行全局位线、全局虚拟接地线(以下适当将两者统称为全局线)的短路检查时，使图5的位线GNDA信号为高电平，位线GNDB为低电平。结果，全局位线GB2、全局虚拟接地线GS1、GS3成为接地电位。在该状态下，使各块选择线、全部字线及全部EQ线均为低电平。而且，将全局虚拟接地线GS2作为VCC电平(电源电位)，测定全局虚拟接地线GS2内流动的电流。当相邻的全局虚拟接地线GS1或全局位线GB2发生短路时，通过以位线GNDA信号为栅极信号的晶体管，流通电流。另一方面，在没有短路时，流过的电流只是第1或第2选择晶体管等的结合点(扩散层的接合部)的漏电流的程度，根据有无短路时在电流值上存在的数量级的差异，可以进行全局线的相邻短路检查。用同样的方法可以进行全部的全局线的短路检查。
接着，例示对位线或虚拟接地线(以下适当将两者统称为位线等)的短路检查。先说明虚拟接地线LS3的短路检查的情况。全局线的短路检查结束后，使图5的位线GNDA信号为低电平，由外部对全局虚拟接地线GS1施加VCC电平。接下来，以使全局位线GB1与全局虚拟接地线GS2为接地电平的方式，使图5的位线GNDB信号为高电平。在该状态下，让块选择线A与块选择线E成高电平。其他块选择线、全部字线、全部的EQ线为低电平。在该状态下进行流过全局虚拟接地线GS1的电流测定。由于位线LB2、虚拟接地线LS4为接地电位，虚拟接地线LS3为VCC电平，故虚拟接地线LS3与位线LB2或虚拟接地线LS4发生短路时，流过短路电流，根据同样的想法，可以对全部的位线等进行短路检查。
在图5的电路例中，虽然只连接有将全局线下拉到接地电位的晶体管，但也可以在每根局部位线上追加将检查短路用的位线等下拉到接地电位的晶体管。这种情况下，全局线的短路检查与位线等的短路检查可以按照不同的顺序进行。
(其他实施方式)
接着，说明相对上述各实施方式的其他实施方式。
在上述各实施方式中，作为存储单元虽然使用了掩模ROM的存储单元，但也可以利用使用了闪烁存储器元件或可变电阻元件的存储单元。在图6及图7表示将各元件作为存储单元使用时的存储单元的等价电路图与代表性剖视图。在任一种情况下都构成为具有1个第1电极和1对第2电极，并根据上述第1电极的电位，利用上述第2电极间的导通状态，可读出存储内容。
如图6所示，对于使用了闪烁存储器元件4的存储单元，构成存储单元晶体管的浮栅结构的MOSFET的栅电极相当于第1电极，漏及源电极分别相当于第2电极。存储单元的存储状态的变更是通过根据电子向浮栅的出入控制存储单元晶体管的阈值电压而实现。再有，该阈值电压的控制也可以利用公知的闪烁存储器的写入·擦除技术进行。
如图7所示，对于使用了可变电阻元件5的存储单元，将可变电阻元件5的一端，与用于选择存储单元的由n沟道型MOSFET构成的选择晶体管6的漏电极连接，将选择晶体管6的栅电极作为第1电极，将可变电阻元件5的另一端与选择晶体管6的源电极分别作为第2电极，将可变电阻元件5侧的第2电极连接在位线上，选择晶体管6侧的第2电极连接在虚拟接地线上。存储单元的存储状态的变更是通过根据外部的控制变更可变电阻元件5的电阻值而实现。可以有该外部的控制用电应力进行，用磁应力进行，用热应力进行等的各种可变电阻元件的方案。
例如，作为用电应力(电压脉冲等)等改变电阻值的可变电阻元件，有RRAM(电阻控制非易失性随机存储器)元件。RRAM元件，是通过施加电应力而改变电阻，在解除电应力后也保持变化后的电阻，以其电阻变化可以进行数据存储的非易失性存储元件，例如是利用MOCVD法、旋转镀膜法、激光侵蚀、溅射法等成膜形成用Pr(1-x)CaxMnO3、La(1-x)CaxMnO3或La(1-x-y)CaxPbyMnO3(其中x＜1，y＜1，x+y＜1)表示的任一种物质，例如Pr0.7Ca0.3MnO3、La0.65Ca0.35MnO3、La0.65Ca0.175Pb0.175MnO3等的锰氧化膜。另外，作为电应力，在RRAM元件的电极间施加电压脉冲，通过调整其脉冲宽度、电压振幅或该两者，可以控制RRAM元件的电阻变化量。
然而，本发明作为读出对象的存储单元，虽然是具有1个第1电极和1对第2电极，并根据上述第1电极的电位，利用上述第2电极间的导通状态，可读出存储内容的存储单元，但在上述各实施方式及其他实施方式中，对于1对第2电极，一方固定连接在位线上，另一方固定连接在虚拟接地线上。这是因为存储单元晶体管是漏电极与源电极对称的结构，只需将任何一个固定在漏电极上而规定一方向的读出电流即可，则即使对调位线与虚拟接地线，功能也不改变，或者存储单元是在1对第2电极间具有非对称结构，有必要将一方的第2电极固定在位线上，另一方固定在虚拟接地线上。
可是，上述各实施方式中的存储单元阵列的构成，即使在使用了使读出电流独立在双方向流动的多位式的存储元件的存储单元的情况下也可以利用，可以期待与上述各实施方式同样的效果。例如，在1个存储单元内可存储2位数据的存储单元中，在各1位的数据的读出中，各自电流的流向相反的情况下，通过使位线与虚拟接地线适当对调，可以使2位数据分离为各1位来读出。虽然在这种适合存储单元阵列的大容量化的多值存储单元情况下，也同样发生上述的迂回排出电流与迂回注入电流的问题，但根据本发明，可以排出这些影响，避免误读出或动作余量的下降。
以下，对作为可在1个存储单元内存储2位数据的存储单元，使用侧壁存储元件构成的情况下的实施方式进行说明。
首先，简单说明侧壁存储元件的结构。再有，关于侧壁存储元件，在由本申请人申请的PCT国际申请公开文本(国际公开号：WO03/044868)中有详细解说。如图10(A)所示，侧壁存储器元件100所具有的特征是：由在半导体层102上通过介入栅绝缘膜103形成的栅电极104、配置在该栅电极104下的沟道区域101、配置在该沟道区域101的两侧并且具有与该沟道区域101相反导电型的扩散区域105、106、和在该栅电极104两侧的侧壁上形成的并且具有保持电荷功能的存储器功能体107、108所构成。在同图(B)中表示侧壁存储器元件的符号。在图10(B)中，节点G、节点S、节点D分别是栅电极104、源电极105、漏电极106，m1、m2分别是存储器功能体。
为了向存储器功能体m1进行写入，在节点G上施加高电压，使节点S为高电压，节点D为GND电平，电流从节点S流向节点D。由此发生的热电子(hot-electron)注入存储器功能体m1中，进行写入。相反，为了向存储器功能体m2进行写入，让节点S与节点D的电压条件相反，电流的流向变更为从节点D到节点S。
接着，说明读出已写入到存储器功能体的信息的动作。在读出已写入到存储器功能体m1的信息时，在节点G上施加例如3V电压，在节点D上施加1.2V电压，使节点S为GND电平。此时，在存储器功能体m1中未蓄积电子时，漏极电流容易流动。另一方面，在存储器功能体m1中蓄积有电子时，在存储器功能体m1的附近不易形成反型层，漏极电流不易流动。通过检测该漏极电流的大小，可以读出存储器功能体m1的存储信息。此时，由于节点D附近夹断(pitch off)，故存储器功能体m1的电荷蓄积的有无，对漏极电流不造成影响。再有，读出存储器功能体m2的信息的情况下，只要对调节点S与节点D的电压条件即可。这样，可以实现用1个存储元件存储并读出2位信息。
接下来，对将上述侧壁存储器元件作为存储单元使用的有关本发明的存储单元阵列构成进行说明。图11表示该存储单元阵列构成。图11所示的存储单元阵列20的构成，与图3所示的有关第2实施方式的存储单元阵列10的构成实质上是相同的，不同点是将存储单元的存储元件置换为侧壁存储器元件。但是，侧壁存储器元件如上所述，由于通过由与节点S及节点D连接的位线或虚拟接地线选择1个存储单元内的任一个存储器功能体，为了交替位线与虚拟接地线的功能，故在图11的实施方式中，反而不对位线与虚拟接地线进行区别，统称为位·源线。
接着，说明图11所示的存储单元阵列20中的写入及读出动作。图11中，存储单元M1的m1与m2为侧壁存储器元件的存储器功能体。首先，说明进行存储器功能体m2的写入动作的情况。首先，将字线WL0选择性地设定为高电平电压。接着，将全局位·源线GBS1设定为高电平电压，使全局位·源线GBS2为低电平(GND电平)。接下来，以使第1选择晶体管BK1、BK2为接通状态的方式，将块选择线A、B变为高电平，以使第2选择晶体管BK3为接通状态的方式将块选择线C变为高电平。同时，以使开关晶体管EQ2为接通状态的方式将LEQ线A变为高电平，以使开关晶体管EQ3、EQ4为接通状态的方式，将LEQ线C变为高电平。通过形成这种状态，可以形成通过存储单元M1从位·源线LBS2到位·源线LBS1的电流通路，在存储单元M1中流过从位·源线LBS2到位·源线LBS1的电流。结果，在存储器功能体m2中进行电子注入，进行写入动作。另外，通过形成这种状态，由于通过开关晶体管EQ3、EQ4、EQ2，让位·源线LBS2与位·源线LBS3、位·源线LBS4、位·源线LBS5为相同电位，在存储单元M2、M3、M4中不流过电流，故对该存储单元不进行写入动作。
接下来，说明进行存储单元M1的存储器功能体m1的写入动作。进行与向上述存储器功能体m2写入的动作同样的块选择线及LEQ线的控制。在该状态下，通过将全局位·源线GBS1设定为GND电平，将全局位·源线GBS2设定为高电平，从而电流从位·源线LBS1通过存储单元M1流向位·源线LBS2。结果，在存储器功能体m1中进行电子注入，进行写入动作。此时，由于位·源线LBS2、LBS3、LBS4都为相同的GND电位，在存储单元M2、M3、M4中不流过电流，故对该存储单元不进行写入动作。
在图11的存储单元阵列20中，在进行存储单元M2的位·源线LBS2侧的存储器功能体的写入动作时，通过分别使第1选择晶体管BK1、第2选择晶体管BK4、BK5、开关晶体管EQ1、EQ2为接通状态，全局位·源线GBS1为高电平，全局位·源线GBS2为GND电平，即可写入。另一方面，在进行存储单元M2的位·源线LBS3侧的存储器功能体的写入动作时，通过使全局位·源线GBS1为GND电平，全局位·源线GBS2为高电平，即可施行。与存储单元M2的位·源线LBS2侧的存储器功能体的写入动作不同的是，只是让全局位·源线GBS1、GBS2的电压条件相反。
在进行存储单元M3的位·源线LBS3侧的存储器功能体的写入动作时，通过分别使第1选择晶体管BK2、第2选择晶体管BK3、BK4、开关晶体管EQ1、EQ2为接通状态，全局位·源线GBS1为GND电平，全局位·源线GBS2为高电平，即可写入。在进行存储单元M3的位·源线LBS4侧的存储器功能体的写入动作时，通过使全局位·源线GBS1为高电平，全局位·源线GBS2为GND电平，即可施行。与存储单元M3的位·源线LBS3侧的存储器功能体的写入动作不同的是，只是让全局位·源线GBS1、GBS2的电压条件相反。
在进行存储单元M4的位·源线LBS4侧的存储器功能体的写入动作时，通过分别使第1选择晶体管BK1、BK2、第2选择晶体管BK5、开关晶体管EQ1、EQ3、EQ4为接通状态，全局位·源线GBS1为高电平，全局位·源线GBS2为GND电平，即可施行。在进行存储单元M4的位·源线LBS5侧的存储器功能体的写入动作时，通过使全局位·源线GBS1为GND电平，全局位·源线GBS2为高电平，即可施行。与存储单元M4的LBS4侧的存储器功能体的写入动作不同的是，只是让全局位·源线GBS1、GBS2的电压条件相反。
图12表示向全局位·源线GBS1、GBS2供给高电平电压与低电平电压的写入电压的电路的电路构成例。通过将控制信号A与D设定为高电平，将控制信号B与C设定为GND电平，可以使全局位·源线GBS1为GND电平，全局位·源线GBS2为高电平。该控制信号A、B、C、D的动作可以根据输入到半导体存储装置的地址信号进行控制来实现。另外，也可以以同一地址，将这些控制进行时间分割，即，也可以通过串行动作，来实现。
接着，说明读出动作。读出动作也利用与写入动作同样的操作，即可进行存储单元的2个存储器功能体内存储的信息的读出。在这里，读出动作及写入动作中，施加在全局位·源线GBS1与GBS2、字线WL、块选择线A～E、LEQ线A～C上的高电平电压是最适合各自动作的电压。
以上，根据本发明，可以比以往的存储单元阵列构成增多在同一字线上可读出的存储单元的数目，也可以作为在一次读出动作中对多个存储单元进行读出，高速进行之后的读出动作的高功能型存储单元阵列构成进行活用。