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1、(10)申请公布号 CN 104010152 A (43)申请公布日 2014.08.27 CN 104010152 A (21)申请号 201410232054.0 (22)申请日 2014.05.28 H04N 5/765(2006.01) H04N 21/41(2011.01) (71)申请人 广州海昇计算机科技有限公司 地址 510663 广东省广州市高新技术产业开 发区科学城广州国际企业孵化器孵化 楼 (D) 区 D403 房 (72)发明人 杨琳 葛海玉 (74)专利代理机构 广州嘉权专利商标事务所有 限公司 44205 代理人 谭英强 (54) 发明名称 一种 VPR 高清录播一。
2、体机 (57) 摘要 本发明公开了一种 VPR 高清录播一体机, 包 括视频合路模块和核心处理器, 所述视频合路模 块包括第一HDMI接口、 第一SDI接口、 第二SDI接 口、 第三 SDI 接口、 HDMI 解码芯片、 第一 SDI 解码 芯片、 第二SDI解码芯片、 第三SDI解码芯片、 FPGA 芯片、 FLASH芯片及FPGA外围电路 ; 所述核心处理 器包括 SOC 芯片、 NANDFLASH 芯片、 音频编解码芯 片、 以太网芯片、 RS232 芯片和输出接口。本发明 在传统 HDMI 接口的基础上增设了 SDI 接口, 可通 过 SDI 接口与 FPGA 芯片、 SOC 芯片的。
3、配合直接接 收 SDI 标准的信号, 省去了 3 个 SDI 转 HDMI 的转 换器, 方便了工程安装和降低了总成本, 而且延长 了视频信号的传输距离。本发明可广泛应用于视 频处理领域。 (51)Int.Cl. 权利要求书 1 页 说明书 5 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书5页 附图2页 (10)申请公布号 CN 104010152 A CN 104010152 A 1/1 页 2 1. 一种 VPR 高清录播一体机, 其特征在于 : 包括视频合路模块和核心处理器, 所述视频 合路模块包括第一HDMI接口、 第一SDI接口。
4、、 第二SDI接口、 第三SDI接口、 HDMI解码芯片、 第一 SDI 解码芯片、 第二 SDI 解码芯片、 第三 SDI 解码芯片、 FPGA 芯片、 FLASH 芯片及 FPGA 外围电路 ; 所述核心处理器包括 SOC 芯片、 NAND FLASH 芯片、 音频编解码芯片、 以太网芯片、 RS232 芯片和输出接口 ; 所述第一 SDI 接口通过第一 SDI 解码芯片进而与 FPGA 芯片的输入端连接, 所述第二 SDI 接口通过第二 SDI 解码芯片进而与 FPGA 芯片的输入端连接 ; 第三 SDI 接口通过第三 SDI 解码芯片进而与 FPGA 芯片的输入端连接 ; 所述第一 H。
5、DMI 接口通过 HDMI 解码芯片进而 与 FPGA 芯片的输入端连接, 所述 FLASH 芯片及 FPGA 外围电路均与 FPGA 芯片连接 ; 所述SOC芯片通过并行数据总线与FPGA芯片连接, 所述NAND FLASH芯片与SOC芯片连 接, 所述音频编解码芯片、 RS232 芯片和以太网芯片均连接在 SOC 芯片和输出接口之间。 2. 根据权利要求 1 所述的一种 VPR 高清录播一体机, 其特征在于 : 还包括 ARM 芯片, 所 述 ARM 芯片分别与 FPGA 芯片和 SOC 芯片连接。 3. 根据权利要求 2 所述的一种 VPR 高清录播一体机, 其特征在于 : 所述输出接口。
6、包括 第二 HDMI 接口、 SATA 接口、 SD-CARD 接口、 麦克风接口、 以太网接口、 RS232 接口、 RS485 接 口、 BNC 接口、 LINE IN 接口、 LINE OUT 接口、 USB 接口和复位按键, 所述复位按键与 ARM 芯片 连接, 所述第二 HDMI 接口、 SATA 接口、 SD-CARD 接口、 RS485 接口、 BNC 接口和 USB 接口均与 SOC 芯片连接, 所述麦克风接口、 LINE IN 接口和 LINE OUT 接口均通过音频编解码芯片进而 与 SOC 芯片连接。 4. 根据权利要求 3 所述的一种 VPR 高清录播一体机, 其特征在。
7、于 : 所述 FPGA 芯片还分 别连接有第一 DDR2 芯片、 第二 DDR2 芯片、 第三 DDR2 芯片和第四 DDR2 芯片。 5. 根据权利要求 4 所述的一种 VPR 高清录播一体机, 其特征在于 : 所述 SOC 芯片还分 别连接有第一 DDR3 芯片、 第二 DDR3 芯片、 第三 DDR3 芯片和第四 DDR3 芯片。 6. 根据权利要求 5 所述的一种 VPR 高清录播一体机, 其特征在于 : 所述 FPGA 芯片为 EP4CE40F23C8N 芯片, 所述第一 SDI 解码芯片、 第二 SDI 解码芯片和第三 SDI 解码芯片均为 GV7601-IBE3 芯片, 所述 H。
8、DMI 解码芯片为 ADV7441ABSTZ-170 芯片, 所述第一 DDR2 芯片、 第 二 DDR2 芯片、 第三 DDR2 芯片和第四 DDR2 芯片均为 MT47H32M16HR-25EL:G 芯片。 7. 根据权利要求 6 所述的一种 VPR 高清录播一体机, 其特征在于 : 所述 SOC 芯片为 TMS320DM8148BCYE1 芯片, 所述音频编解码芯片为 TLV320AIC3106IRGZT 芯片, 所述以太网 芯片为AR8031-AL1A芯片, 所述第一DDR3芯片、 第二DDR3芯片、 第三DDR3芯片和第四DDR3 芯片均为 K4B1G1646E-BCH9 芯片, 所。
9、述 NAND FLAH 芯片为 MT29F2G16ABAEAWP:E 芯片, 所述 RS232 芯片为 MAX3232ESE 芯片。 8.根据权利要求7所述的一种VPR高清录播一体机, 其特征在于 : 所述HDMI解码芯片、 第一 SDI 解码芯片和第二 SDI 解码芯片均设置在 FPGA 芯片的左侧, 所述第三 SDI 解码芯片 设置在 FPGA 芯片的右侧, 所述第一 DDR2 芯片和第二 DDR2 芯片设置在 FPGA 芯片的底侧, 所 述第三 DDR2 芯片和第四 DDR2 芯片设置在 FPGA 芯片的顶侧。 权 利 要 求 书 CN 104010152 A 2 1/5 页 3 一种 。
10、VPR 高清录播一体机 技术领域 0001 本发明涉及视频处理技术领域, 尤其是一种 VPR 高清录播一体机。 背景技术 0002 名词解释 : VPR : 视频播放与录制 ; HDMI 接口 : 高清晰度多媒体接口。 0003 SDI 接口 : 数字分量串行接口。 0004 SoC : System on Chip 的缩写, 称为芯片级系统。 0005 SATA 接口 : Serial Advanced Technology Attachment, 串行 ATA 接口的缩写。 0006 SD-CARD 接口 : 安全数码卡接口。 0007 BNC 接口 : 刺刀螺母连接器, 同轴细缆接头的一。
11、种。 0008 LINE IN 接口 : 音频输入接口。 0009 LINE OUT 接口 : 音频输出接口。 0010 DDR2 : 第二代双倍数据率同步动态随机存取存储器。 0011 DDR3 : 第三代双倍数据率同步动态随机存取存储器。 0012 目前, 大部分的高清录播设备采用 HDMI 标准接口来接收信号, 而高清摄像头过来 的信号一般是 SDI 接口标准的。因此录播设备采用 HDMI 接口采集视频信号时, 需要接一个 SDI 转 HDMI 的转换器, 不便于工程安装, 且视频信号的传输距离较短。 发明内容 0013 为了解决上述技术问题, 本发明的目的是 : 提供一种工程安装方便和。
12、视频信号传 输距离较长的 VPR 高清录播一体机。 0014 本发明解决其技术问题所采用的技术方案是 : 一种 VPR 高清录播一体机, 包括视 频合路模块和核心处理器, 所述视频合路模块包括第一 HDMI 接口、 第一 SDI 接口、 第二 SDI 接口、 第三 SDI 接口、 HDMI 解码芯片、 第一 SDI 解码芯片、 第二 SDI 解码芯片、 第三 SDI 解码 芯片、 FPGA 芯片、 FLASH 芯片及 FPGA 外围电路 ; 所述核心处理器包括 SOC 芯片、 NAND FLASH 芯片、 音频编解码芯片、 以太网芯片、 RS232 芯片和输出接口 ; 所述第一 SDI 接口通。
13、过第一 SDI 解码芯片进而与 FPGA 芯片的输入端连接, 所述第二 SDI 接口通过第二 SDI 解码芯片进而与 FPGA 芯片的输入端连接 ; 第三 SDI 接口通过第三 SDI 解码芯片进而与 FPGA 芯片的输入端连接 ; 所述第一 HDMI 接口通过 HDMI 解码芯片进而 与 FPGA 芯片的输入端连接, 所述 FLASH 芯片及 FPGA 外围电路均与 FPGA 芯片连接 ; 所述SOC芯片通过并行数据总线与FPGA芯片连接, 所述NAND FLASH芯片与SOC芯片连 接, 所述音频编解码芯片、 RS232 芯片和以太网芯片均连接在 SOC 芯片和输出接口之间。 0015 进。
14、一步, 还包括 ARM 芯片, 所述 ARM 芯片分别与 FPGA 芯片和 SOC 芯片连接。 0016 进一步, 所述输出接口包括第二HDMI接口、 SATA接口、 SD-CARD接口、 麦克风接口、 说 明 书 CN 104010152 A 3 2/5 页 4 以太网接口、 RS232 接口、 RS485 接口、 BNC 接口、 LINE IN 接口、 LINE OUT 接口、 USB 接口和 复位按键, 所述复位按键与 ARM 芯片连接, 所述第二 HDMI 接口、 SATA 接口、 SD-CARD 接口、 RS485 接口、 BNC 接口和 USB 接口均与 SOC 芯片连接, 所述麦。
15、克风接口、 LINE IN 接口和 LINE OUT 接口均通过音频编解码芯片进而与 SOC 芯片连接。 0017 进一步, 所述 FPGA 芯片还分别连接有第一 DDR2 芯片、 第二 DDR2 芯片、 第三 DDR2 芯片和第四 DDR2 芯片。 0018 进一步, 所述 SOC 芯片还分别连接有第一 DDR3 芯片、 第二 DDR3 芯片、 第三 DDR3 芯 片和第四 DDR3 芯片。 0019 进一步, 所述 FPGA 芯片为 EP4CE40F23C8N 芯片, 所述第一 SDI 解码芯片、 第 二 SDI 解码芯片和第三 SDI 解码芯片均为 GV7601-IBE3 芯片, 所述 。
16、HDMI 解码芯片为 ADV7441ABSTZ-170 芯片, 所述第一 DDR2 芯片、 第二 DDR2 芯片、 第三 DDR2 芯片和第四 DDR2 芯片均为 MT47H32M16HR-25EL:G 芯片。 0020 进一步, 所述 SOC 芯片为 TMS320DM8148BCYE1 芯片, 所述音频编解码芯片为 TLV320AIC3106IRGZT芯片, 所述以太网芯片为AR8031-AL1A芯片, 所述第一DDR3芯片、 第二 DDR3 芯片、 第三 DDR3 芯片和第四 DDR3 芯片均为 K4B1G1646E-BCH9 芯片, 所述 NAND FLAH 芯 片为 MT29F2G16。
17、ABAEAWP:E 芯片, 所述 RS232 芯片为 MAX3232ESE 芯片。 0021 进一步, 所述 HDMI 解码芯片、 第一 SDI 解码芯片和第二 SDI 解码芯片均设置在 FPGA芯片的左侧, 所述第三SDI解码芯片设置在FPGA芯片的右侧, 所述第一DDR2芯片和第 二 DDR2 芯片设置在 FPGA 芯片的底侧, 所述第三 DDR2 芯片和第四 DDR2 芯片设置在 FPGA 芯 片的顶侧。 0022 本发明的有益效果是 : 包括与第一 HDMI 接口并行连接的第一 SDI 接口、 第二 SDI 接口和第三 SDI 接口, 在传统 HDMI 接口的基础上增设了 SDI 接口。
18、, 可通过 SDI 接口与 FPGA 芯片、 SOC 芯片的配合直接接收 SDI 标准的信号, 省去了 3 个 SDI 转 HDMI 的转换器, 方便了 工程安装和降低了总成本, 而且延长了视频信号的传输距离。 附图说明 0023 下面结合附图和实施例对本发明作进一步说明。 0024 图 1 为本发明一种 VPR 高清录播一体机的原理框图 ; 图 2 为 FPGA 芯片的四个方向示意图。 具体实施方式 0025 参照图 1, 一种 VPR 高清录播一体机, 包括视频合路模块和核心处理器, 所述视频 合路模块包括第一HDMI接口、 第一SDI接口、 第二SDI接口、 第三SDI接口、 HDMI解。
19、码芯片、 第一 SDI 解码芯片、 第二 SDI 解码芯片、 第三 SDI 解码芯片、 FPGA 芯片、 FLASH 芯片及 FPGA 外围电路 ; 所述核心处理器包括 SOC 芯片、 NAND FLASH 芯片、 音频编解码芯片、 以太网芯片、 RS232 芯片和输出接口 ; 所述第一 SDI 接口通过第一 SDI 解码芯片进而与 FPGA 芯片的输入端连接, 所述第二 SDI 接口通过第二 SDI 解码芯片进而与 FPGA 芯片的输入端连接 ; 第三 SDI 接口通过第三 SDI 解码芯片进而与 FPGA 芯片的输入端连接 ; 所述第一 HDMI 接口通过 HDMI 解码芯片进而 说 明 。
20、书 CN 104010152 A 4 3/5 页 5 与 FPGA 芯片的输入端连接, 所述 FLASH 芯片及 FPGA 外围电路均与 FPGA 芯片连接 ; 所述SOC芯片通过并行数据总线与FPGA芯片连接, 所述NAND FLASH芯片与SOC芯片连 接, 所述音频编解码芯片、 RS232 芯片和以太网芯片均连接在 SOC 芯片和输出接口之间。 0026 其中, 视频合路模块, 用于进行视频预处理和合并超帧。 0027 核心处理器, 用于实现画面显示、 音视频格式压缩、 存储模式、 WEB 服务、 通道参数 配置、 访问方式、 各种网络协议以及远程升级等核心功能。 0028 参照图 1,。
21、 进一步作为优选的实施方式, 还包括 ARM 芯片, 所述 ARM 芯片分别与 FPGA 芯片和 SOC 芯片连接。 0029 ARM 芯片, 对 FPGA 芯片和 SOC 芯片产生复位信号以及进行参数配置。 0030 进一步作为优选的实施方式, 所述输出接口包括第二 HDMI 接口、 SATA 接口、 SD-CARD 接口、 麦克风接口、 以太网接口、 RS232 接口、 RS485 接口、 BNC 接口、 LINE IN 接口、 LINE OUT 接口、 USB 接口和复位按键, 所述复位按键与 ARM 芯片连接, 所述第二 HDMI 接口、 SATA 接口、 SD-CARD 接口、 RS。
22、485 接口、 BNC 接口和 USB 接口均与 SOC 芯片连接, 所述麦克风 接口、 LINE IN 接口和 LINE OUT 接口均通过音频编解码芯片进而与 SOC 芯片连接。 0031 参照图 1, 进一步作为优选的实施方式, 所述 FPGA 芯片还分别连接有第一 DDR2 芯 片、 第二 DDR2 芯片、 第三 DDR2 芯片和第四 DDR2 芯片。 0032 参照图 1, 进一步作为优选的实施方式, 所述 SOC 芯片还分别连接有第一 DDR3 芯 片、 第二 DDR3 芯片、 第三 DDR3 芯片和第四 DDR3 芯片。 0033 进一步作为优选的实施方式, 所述FPGA芯片为E。
23、P4CE40F23C8N芯片, 所述第一SDI 解码芯片、 第二 SDI 解码芯片和第三 SDI 解码芯片均为 GV7601-IBE3 芯片, 所述 HDMI 解码 芯片为 ADV7441ABSTZ-170 芯片, 所述第一 DDR2 芯片、 第二 DDR2 芯片、 第三 DDR2 芯片和第 四 DDR2 芯片均为 MT47H32M16HR-25EL:G 芯片。 0034 进一步作为优选的实施方式, 所述SOC芯片为TMS320DM8148BCYE1芯片, 所述音频 编解码芯片为 TLV320AIC3106IRGZT 芯片, 所述以太网芯片为 AR8031-AL1A 芯片, 所述第一 DDR3。
24、芯片、 第二DDR3芯片、 第三DDR3芯片和第四DDR3芯片均为K4B1G1646E-BCH9芯片, 所 述 NAND FLAH 芯片为 MT29F2G16ABAEAWP:E 芯片, 所述 RS232 芯片为 MAX3232ESE 芯片。 0035 参照图 1, 进一步作为优选的实施方式, 所述 HDMI 解码芯片、 第一 SDI 解码芯片和 第二 SDI 解码芯片均设置在 FPGA 芯片的左侧, 所述第三 SDI 解码芯片设置在 FPGA 芯片的 右侧, 所述第一 DDR2 芯片和第二 DDR2 芯片设置在 FPGA 芯片的底侧, 所述第三 DDR2 芯片和 第四 DDR2 芯片设置在 F。
25、PGA 芯片的顶侧。 0036 其中, FPGA 芯片的左侧、 右侧、 顶侧和底侧四个方向如图 2 所示。 0037 下面结合具体实施例对本发明作进一步详细说明。 0038 实施例一 本实施例对本发明一种 VPR 高清录播一体机的具体结构和功能进行介绍。 0039 本发明一种 VPR 高清录播一体机包括两大模块 : 视频合路处理模块和核心处理 器。 0040 (1) 、 视频合路处理模块 视频合路处理模块主要实现视频预处理和合并超帧的功能。该模块主要由一块支 持 HDMI 标准的音视频解码芯片 ADV7441ABSTZ-170、 三块支持 SDI 标准的音视频解码芯片 说 明 书 CN 104。
26、010152 A 5 4/5 页 6 GV7601-IBE3、 四块DDR2芯片MT47H32M16HR-25EL:G、 一块FPGA芯片EP4CE40F23C8N及其外 设组成。 0041 FPGA 芯片的四个方向定义为左侧、 右侧、 顶侧和底侧 (如图 2 所示) , 每一侧与不同 的芯片器件组合连接, 构成了视频合路处理部分。FPGA 芯片的左侧和右侧的一部分连接了 一块 DV7441ABSTZ-170 芯片和三块 GV7601-IBE3 芯片, 这四块音视频解码芯片 (HDMI 解码 芯片、 第一SDI解码芯片、 第二SDI解码芯片、 第三SDI解码芯片) 是并行连接关系, 视频信号 。
27、经过这四块芯片并行输入到 FPGA 内部。DV7441ABSTZ-170 的前面是一个 HDMI 接口和一个 VGA接口, 用于接收以HDMI接口或者VGA接口混合输入的高清视频信号。 三块GV7601-IBE3 芯片的前面各有一个 SDI 接口, 这三个 SDI 接口用于直接接收 SDI 标准的高清视频信号, 不 但可以延长视频信号的传输距离, 还可以省去 SDI 转 HDMI 的转换器。四块 DDR2 芯片 (第一 DDR2 芯片、 第二 DDR2 芯片、 第三 DDR2 芯片和第四 DDR2 芯片) 放置在 FPGA 芯片的底侧和顶 侧, 用于实现与 FPGA 的数据交互、 数据处理和数。
28、据存储等功能。 0042 (2) 、 核心处理器 核心处理器主要实现画面显示、 音视频格式压缩、 存储模式、 WEB 服务器、 通道参数 配置、 访问方式、 各种网络协议以及远程升级等核心功能。该模块主要由一块 SOC 芯 片 TMS320DM8148BCYE1、一 块 NAND FLASH 芯 片 MT29F2G16ABAEAWP:E、四 块 DDR3 芯 片 K4B1G1646E-BCH9、 一块音频编解码芯片 TLV320AIC3106IRGZT、 一块千兆以太网芯片 AR8031-AL1A、 一块 232 芯片 MAX3232ESE 组成。 0043 核心处理器的内部连接方式可细分为两。
29、部分 : 数据处理部分和接口部分。在数据 处理部分, SOC 芯片使用专用引脚分别与一块 NAND FLASH 芯片和四块 DDR3 芯片 (第一 DDR3 芯片、 第二 DDR3 芯片、 第三 DDR3 芯片和第四 DDR3 芯片) 连接, 用于实现数据交互和数据处 理等功能。在接口部分, HDMI 接口、 SATA 接口、 USB 接口、 SD-CARD 接口、 BNC 接口和 RS485 接口都直接连接到 SOC 芯片 ; RS232 接口先与 RS232 芯片连接然后再连接到 SOC 芯片 ; 麦克 风接口、 LINE IN 接口和 LINE OUT 接口先与音频编解码芯片 TLV32。
30、0AIC3106IRGZT 连接然后 再连接到 SOC 芯片上 ; 以太网接口则先与千兆以太网芯片 AR8031-AL1A 连接然后再连接到 SOC 芯片。所有的输出接口都是并行关系, 用于实现所有的对外连接功能。 0044 视频合路处理模块和核心处理器之间的连接, 是通过FPGA芯片与SOC芯片的连接 而实现的。视频合路处理模块的 FPGA 芯片通过使用在其底侧的并行数据总线与核心处理 器的 SOC 芯片连接, 从而实现不同功能模块间的互连。 0045 实施例二 本实施例对本发明的工作原理进行介绍。 0046 本发明的工作原理如下 : HDMI 接口通过一块 ADV7441ABSTZ-170。
31、 芯片采集高清视频信号并将采集到的视频信号 传输给 FPGA 芯片进行数字图像处理。ADV7441ABSTZ-170 内部含有一个分量处理器和标清 处理器, 还含有一个 5 线式超级自适应 2D 梳状滤波器, 可用于对图像信号进行降噪, 并可 在解码复合视频信号时提供出色的色度和亮度分离, 然后以 Cyber 或者 RGB 的格式传输给 FPGA 芯片进行数字图像处理。 0047 三路 SDI 接口输入分别通过三块支持 SDI 标准的音视频解码芯片 GV7601-IBE3 芯 片进行视频解码, 把接收的视频信号转换为 27MHz 的并行信号后传输给 FPGA 芯片, 由 FPGA 说 明 书 。
32、CN 104010152 A 6 5/5 页 7 芯片完成图像滤波等各种数字图像处理功能。 0048 FPGA 芯片分别对 HDMI 接口和三路 SDI 接口上传的四路视频帧进行去除噪声处理 后, 将四路视频帧合成一路超级帧。然后 FPGA 芯片将该超级帧以与每一路视频信号相同的 格式通过并行数据总线传输给 SOC 芯片, 并存放在 SOC 芯片的 DDR3 芯片中。 0049 而 SOC 芯片所在的核心处理器则需要完成图像信号的合成处理, 包含单画面、 画 中画、 画外画等 7 种格式的图像合成处理。在核心处理器中还内置了 Web 服务器, 用户可通 过 Web 服务器对各路视频信号的亮度、。
33、 饱和度、 对比度、 透明度进行调整。同时, 核心处理器 会以 H.264、 MPEG-4 或者 M-JPEG 等格式中任意一种格式对各路视频信号进行编码, 输出最 大 1080P 60 帧的视频流, 然后将输出的视频流封装到各种协议中。该输出视频流支持硬 盘存储、 U盘存储和网络存储等方式, Web客户端可以通过请求RTSP流的方式查看实时该视 频。 0050 与现有技术相比, 本发明包括与第一HDMI接口并行连接的第一SDI接口、 第二SDI 接口和第三 SDI 接口, 在传统 HDMI 接口的基础上增设了 SDI 接口, 可通过 SDI 接口与 FPGA 芯片、 SOC 芯片的配合直接接收 SDI 标准的信号, 省去了 3 个 SDI 转 HDMI 的转换器, 方便了 工程安装和降低了总成本, 而且延长了视频信号的传输距离。 0051 以上是对本发明的较佳实施进行了具体说明, 但本发明创造并不限于所述实施 例, 熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替 换, 这些等同的变形或替换均包含在本申请权利要求所限定的范围内。 说 明 书 CN 104010152 A 7 1/2 页 8 图 1 说 明 书 附 图 CN 104010152 A 8 2/2 页 9 图 2 说 明 书 附 图 CN 104010152 A 9 。