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1、(10)申请公布号 CN 103988304 A (43)申请公布日 2014.08.13 CN 103988304 A (21)申请号 201280061177.1 (22)申请日 2012.09.13 13/316,635 2011.12.12 US H01L 27/04(2006.01) H01L 29/78(2006.01) H01L 29/93(2006.01) (71)申请人 国际商业机器公司 地址 美国纽约 (72)发明人 程慷果 BB.多丽丝 A克哈基弗尔鲁茨 G沙赫迪 (74)专利代理机构 中国国际贸易促进委员会专 利商标事务所 11038 代理人 王莉莉 (54) 发明名称。
2、 用于形成具有 ETSOI 晶体管的芯片上高质量 电容器的方法和结构 (57) 摘要 ETSOI 晶体管和电容器通过在替代栅极 HK/ MG 流程中蚀刻通过 ETSOI 和薄 BOX 层， 分别在 其晶体管和电容器区域中形成。电容器形成与 ETSOI 替代栅极 CMOS 流程兼容。低电阻电容器电 极使获得高质量电容器或变容管成为可能。通过 光刻结合伴随的适当的蚀刻来实现在伪栅图案化 期间没有拓扑结构。 (30)优先权数据 (85)PCT国际申请进入国家阶段日 2014.06.12 (86)PCT国际申请的申请数据 PCT/US2012/055037 2012.09.13 (87)PCT国际申请。
3、的公布数据 WO2013/089853 EN 2013.06.20 (51)Int.Cl. 权利要求书 2 页 说明书 6 页 附图 4 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书6页 附图4页 (10)申请公布号 CN 103988304 A CN 103988304 A 1/2 页 2 1. 一种 SOI 衬底上的半导体结构， 包括 ： 在所述 SOI 衬底上形成的极薄绝缘体上半导体 (ETSOI) 晶体管， 具有替代伪栅 27 的金 属栅极 35 ； 以及 在所述 SOI 衬底上的与所述 ETSOI 晶体管共面的电容器或变容管， 具有由所述 E。
4、TSOI 的高度掺杂的背栅区域形成的第一电极 90、 由替代所述伪栅 27 的所述金属栅极 80 形成的 第二电极 95、 以及将所述第一电极 90 和所述第二电极 95 分开的替代高 K 电介质 85。 2. 根据权利要求 1 所述的半导体结构， 其中， 所述高 K 电介质 85 由金属氧化物制成。 3. 根据权利要求 2 所述的半导体结构， 其中， 所述高 K 电介质包括掺杂物。 4. 根据权利要求 3 所述的半导体结构， 其中， 所述掺杂物具有从 21018cm-3到 11020cm-3的范围内的浓度。 5.根据权利要求1所述的半导体结构， 其中， 所述ETSOI晶体管包括在体衬底的顶上。
5、的 叠加在背栅层 12 上的薄掩埋氧化物 BOX 层。 6. 根据权利要求 1 所述的半导体结构， 其中， 所述 ETSOI 晶体管通过浅沟槽隔离 (STI)25 与所述电容器隔离。 7.根据权利要求1所述的半导体结构， 其中， 所述ETSOI晶体管和所述电容器包括分别 由金属栅极 35、 85 替代的伪栅 27。 8. 根据权利要求 5 所述的半导体结构， 其中， 所述电容器具有金属栅极， 所述金属栅极 延伸通过所述薄掩埋氧化物 BOX 层， 邻接所述背栅的顶面。 9. 根据权利要求 8 所述的半导体结构， 其中， 所述电容器是金属 - 绝缘体 - 半导体 (MIS) 电容器。 10. 根据。
6、权利要求 1 所述的半导体结构， 其中， 隔离物包围所述 ETSOI 晶体管的所述金 属栅极和所述电容器栅极的暴露的壁。 11. 一种形成芯片上半导体结构的方法， 包括 ： 在 SOI 衬底的 ETSOI 层 20 上形成晶体管区域中的第一伪栅 27 和电容器区域中的第二 伪栅 27， 通过隔离物 30 包围所述伪栅中的每一个 ； 在所述ETSOI层20上形成凸起的源极和漏极(RSD)40， 所述RSD在所述隔离物处邻接 ； 通过蚀刻从所述晶体管区域去除第一伪栅 27， 并且， 通过蚀刻凹进以从所述电容器区 域去除所述 ETSOI 和薄 BOX， 包括去除所述第二伪栅 ； 以及 在所述晶体管区。
7、域中的所述栅极中和在所述凹进的电容器区域 65 中沉积高 K 电介质 85 和金属栅极 80。 12. 根据权利要求 11 所述的方法， 还包括在所述形成所述凸起的源极和漏极之后沉积 和平坦化层间电介质 55， 层间电介质 55 在所述伪栅处邻接。 13. 根据权利要求 11 所述的方法， 其中， 通过干法或湿法蚀刻来进行所述去除所述伪 栅 27。 14.根据权利要求14所述的方法， 还包括通过阻挡掩模60覆盖所述晶体管区域并使所 述电容器区域露出。 15. 根据权利要求 11 所述的方法， 还包括去除所述阻挡掩模。 16. 根据权利要求 15 所述的方法， 还包括使用光致抗蚀剂去除所述阻挡掩。
8、模， 使用等 离子体蚀刻进行干法剥离或者使用过氧化硫进行湿法剥离。 权 利 要 求 书 CN 103988304 A 2 2/2 页 3 17. 根据权利要求 11 所述的方法， 还包括使用由在所述 SOI 衬底的薄 BOX 下面的背栅 形成的第一电极95、 由所述金属栅极80形成的第二电极90、 以及形成电容器电介质的所述 高 K 电介质 85 来形成电容器。 18. 根据权利要求 11 所述的方法， 还包括形成到所述金属栅极、 凸起的源极和漏极 40 的接触件。 19. 根据权利要求 11 所述的方法， 其中， 所述凹进的伪栅、 ETSOI 和薄 BOX 层暴露重掺 杂的背栅区域 12。 。
9、20. 根据权利要求 11 所述的方法， 其中， 通过替代高 k 和金属栅极工艺来形成所述高 k 和所述金属栅极。 21. 根据权利要求 11 所述的方法， 其中， 所述暴露所述重掺杂的背栅区域形成电容器 的主体， 减少所述电容器体电阻， 并且， 所述电容器使用所述金属栅极和掺杂的凸起的源极 和漏极作为第一电极和第二电极， 并且， 使所述高 k 栅极电介质作为电容器介质。 22. 根据权利要求 11 所述的方法， 其中， 所述高 K 电介质由金属氧化物 50 或电介质材 料制成。 23. 根据权利要求 11 所述的方法， 其中， 通过沉积膜或者通过使用覆盖层沉积和各向 异性回刻来形成所述隔离物。
10、 30。 24. 根据权利要求 11 所述的方法， 其中， 所述 RSD 外延地生长， 形成扩展区。 25. 根据权利要求 24 所述的方法， 还包括通过注入或通过从原位掺杂的 RSD 驱动掺杂 物来形成所述扩展区， 所述掺杂物包括镧或铝。 权 利 要 求 书 CN 103988304 A 3 1/6 页 4 用于形成具有 ETSOI 晶体管的芯片上高质量电容器的方法 和结构 0001 相关申请的交叉引用 0002 本美国申请 No.13/316,635 与同时提交的美国申请 No.13/316,641 有关， 其全部 细节以引用的方式合并。 技术领域 0003 本公开总体上涉及半导体器件， 。
11、更具体地涉及具有与极薄 SOI(ETSOI)CMOS 晶体 管一起的芯片上电容器的场效应晶体管 (FET)， 尤其用于诸如芯片上系统 (SoC) 应用的各 种应用。 背景技术 0004 随着各种集成电路组件的尺寸的缩小， 诸如 FET 的晶体管在性能和功耗方面都经 历了明显的改进。这些改进可能主要归因于其中使用的组件的尺寸的减小， 组件尺寸的减 小通常转变为减小的电容、 电阻和增加的来自晶体管的电流通量 (through-put current)。 0005 但是， 在器件尺寸的这种 “经典的” 缩放超过某一点时， 由于不可避免地与器件尺 寸的持续减小相关联的泄露电流和变异性的增加， 由该缩放。
12、带来的性能改进近来遇到障 碍， 并且， 在一些情况下甚至被质疑。诸如金属氧化物半导体场效应晶体管 (MOSFET) 的平 面型晶体管尤其很好地适用于高密度集成电路。随着 MOSFET 和其它器件的尺寸减小， 这些 器件的源极 / 漏极区域、 沟道区域和栅极电极的尺寸也减小。 0006 而且， 极薄 SOI(ETSOI) 器件已经被作为用于持续的 CMOS 缩放的器件构架。为了 使 ETSOI 成为真正的技术， 需要芯片上电容器和 ETSOI CMOS 晶体管， 用于诸如芯片上系统 (SoC) 应用的各种应用。 0007 绝缘体上硅 (SOI) 技术允许形成高速的浅结器件。另外， SOI 器件通。
13、过减少寄生 结电容来提高性能。在 SOI 衬底中， 在单晶硅上形成由硅氧化物制成的掩埋氧化物 (BOX) 膜， 并且， 在其上形成单晶硅薄膜。已知制造这种 SOI 衬底的各种方法， 其中的一种方法是 注氧隔离 (SIMOX) 工艺， 其中， 氧离子以期望的深度被注入到硅衬底中， 以形成 BOX 膜。然 后， 在高温(通常为1300)和具有少量氧的惰性环境下对衬底进行退火， 从而衬底的注氧 区域被转换为硅氧化物。形成 SOI 衬底的另一种方法是晶片接合， 其中， 具有硅氧化物表面 层的两个半导体衬底在硅氧化物表面处被接合在一起， 以在两个半导体衬底之间形成 BOX 层， 然后进行薄化。ETSOI。
14、( 完全耗尽的器件 ) 使用超薄硅沟道， 其中， 多数载流子在操作期 间被完全耗尽 (FD)。 0008 参照图 1， 示出了现有技术的在绝缘体上硅 (SOI) 衬底上的 FET 器件的示范性结 构， 绝缘体上硅 (SOI) 衬底被描述为具有极薄绝缘体上硅 (ETSOI) 层。(ETSOI) 层存在于 SOI 衬底的掩埋绝缘层的顶上， ETSOI 层的厚度优选地在 3nm 到 20nm 的范围内。在其中存 在半导体的ETSOI层的上表面上形成凸起的(raised)源极区域和凸起的漏极区域， 优选地 使用外延沉积工艺来形成。 说 明 书 CN 103988304 A 4 2/6 页 5 0009。
15、 由于未掺杂的极薄SOI主体的高电阻， 现有的ETSOI电容器遭受高体电阻， 从而导 致差的质量。为了使 ETSOI 成为真正的技术， 工业上需要集成有 ETSOI CMOS 晶体管的高质 量的芯片上电容器， 用于诸如芯片上系统 (SoC) 应用的各种应用。 发明内容 0010 在一个方面中， 本发明的实施例提供一种用于在与具有薄 BOX 的极薄 SOI 晶体管 相同的芯片上集成高质量电容器的方法和结构。 0011 在另一方面中， 实施例提供通过使用替代栅极形成的本发明的电容器。在去除伪 栅之后， ETSOI 和薄 BOX 层被凹进， 以露出重掺杂的背栅区域。然后， 与标准替代 HK/MG 工。
16、 艺一起形成高 k/ 金属栅极。使用重掺杂的背栅区域来形成电容器的主体， 以减小电容器的 体电阻， 从而提高电容器和 / 或变容管质量。 0012 在另一个方面中， 本发明的实施例提供一种用于在与薄 BOX 上的 ETSOI 晶体管相 同的芯片上集成高质量电容器 / 变容管的方法和结构。本发明的电容器通过使用替代栅极 来形成。在去除伪栅之后， ETSOI 和薄 BOX 层被凹进， 以露出重掺杂的背栅区域。然后， 与 标准替代 HK/MG 工艺一起形成高 k/ 金属栅极。重掺杂的背栅区域被用作电容器的主体， 以 减小电容器的体电阻， 由此， 它提高电容器质量。 0013 本发明的电容器可以是提供。
17、可电控的电容的变容管， 也称为具有可变电容的电容 器， 其可用于调谐电路中。 0014 在另一个实施例中， 通过在以高 k 栅极电介质作为电容器电介质的情况下使用金 属栅极和重掺杂的凸起的源极 / 漏极作为两个电极， 利用高质量电容器来形成本发明的电 容器。 0015 在另一个实施例中， 在 BOX 之下的衬底中制造器件。在一个实施例中， 在 SOI 衬底 中形成 MIS 电容器。在一个实施例中， 半导体器件可以是接触件、 二极管或结变容管。 0016 在另一个实施例中， 蚀刻区域被外延硅或硅合金回填， 以使得表面与具有在外延 层中构造的前述器件的其他 FET 近似共面。 0017 在另一个实。
18、施例中， 在 SOI 衬底上的半导体结构包括在 SOI 衬底上形成的极薄绝 缘体上半导体(ETSOI)晶体管 ； 以及在集成有ETSOI晶体管的SOI衬底上的电容器， 具有由 ETSOI 的掺杂的背栅区域形成的第一电极、 由替代伪栅的金属栅极形成的第二电极、 以及分 开第一电极和第二电极的替代高 K 电介质。 0018 在另一个实施例中， 一种形成芯片上半导体结构的方法包括 ： 在 SOI 衬底上的 ETSOI 层上形成既在晶体管区域中又在电容器区域中的伪栅， 并且， 用隔离物包围伪栅中的 每一个 ； 在 ETSOI 层上形成凸起的源极和漏极， 该凸起的源极和漏极邻接隔离物 ； 通过蚀刻 从晶。
19、体管区域去除伪栅， 并且， 凹进以从电容器区域去除 ETSOI 和薄 BOX ； 在晶体管区域中 的栅极中和在凹进的电容器区域中沉积高 K 电介质和金属栅极。 附图说明 0019 下面的详述以举例的方式被给出， 并不意图将本发明仅限于此， 结合附图将被最 好地理解， 在附图中， 相同的附图标记表示相同的元件和部件， 在附图中 ： 0020 图 1 是在具有凸起的 S/D 及其扩展区 (extension) 的绝缘体上半导体 (SOI) 衬底 说 明 书 CN 103988304 A 5 3/6 页 6 上形成的现有技术的 ETSOI 器件的侧向截面图 ； 0021 图 2 示出 SOI， ET。
20、SOI 的 SOI 晶片， 示出了在其上叠加的薄 BOX 层和 ETSOI 层 ； 0022 图 3 示出浅沟槽隔离 (STI) 和优选通过注入形成背栅 ； 0023 图4示出根据本发明的一个实施例的通过STI相互隔离的晶体管区域和电容器或 变容管区域， 其中的每一个都被设置有由凸起的源极和漏极 (RSD) 包围的伪电容器 ； 0024 图5示出在伪栅上沉积和平坦化停止的层间电介质层(ILD)的示范性说明的侧向 截面图 ； 0025 图 6 描绘示出阻挡掩模覆盖晶体管区域使电容器区域露出然后使 ETSOI 和薄 BOX 层凹进的图示的侧向截面图 ； 0026 图 7 是在从晶体管区域去除掩模然。
21、后沉积高 K(HK) 电介质和金属栅极 (MG) 的情 况下的结构的侧向截面图 ； 以及 0027 图 8 是示出根据本发明的实施例的沉积电介质和形成到金属栅极、 源极和漏极以 及背栅的接触件的侧向截面图。 具体实施方式 0028 在下文中公开本发明的详细的实施例。将会理解， 它们仅仅说明可以用各种形式 来实施的本发明。另外， 结合本发明的各个方面给出的每一个示例应当是说明性而非限制 性的。 此外， 附图不必一定按比例绘制， 一些特征可能被放大以示出具体组件的细节。 因此， 本文中公开的特定的结构和功能细节并不被解释为限制性的， 而仅仅作为用于教导本领域 的技术人员以各种方式利用本发明的代表性。
22、基础。 0029 参照图2， 描述用于在绝缘体上半导体(SOI)衬底上形成半导体FET器件的示范性 结构和方法， 在该结构上具有极薄绝缘体上半导体 (ETSOI) 层 20。ETSOI 层被沉积在 SOI 衬底的掩埋绝缘层 15 的顶上， 该 ETSOI 层的厚度优选地在 2nm 到 20nm 的范围内， 更优选地 在 4 到 10nm 的范围内。 0030 ETSOI 层 20 优选地由任何半导体材料制成， 所述半导体材料包括但不限于 ： Si、 应 变 Si、 SiC、 SiGe、 SiGeC、 Si 合金、 Ge、 Ge 合金、 GaAs、 InAs、 和 InP 或它们的任意组合。ET。
23、SOI 层 20 可以通过平坦化、 研磨、 湿法蚀刻、 干法蚀刻、 氧化然后氧化蚀刻、 或前述工艺的任意 组合被薄化到期望的厚度。对 ETSOI 层 20 进行薄化的另一种方法包括通过热干法或湿法 氧化工艺对硅进行氧化， 然后优选地使用氢氟 (HF) 酸混合物来湿法蚀刻氧化物层。该工艺 可以被重复， 以达到期望的厚度。ETSOI 层 20 可以具有在 1.0nm 到 10.0nm 的范围内的厚 度， 或者， 在另一种实例下， 具有在1.0nm到5.0nm的范围内的厚度， 或者， 在另一种实例下， 具有在 3.0nm 到 8.0nm 的范围内的厚度。 0031 在体衬底 10 上的薄掩埋氧化物 。
24、(BOX) 层 15 可以被制成硅氧化物、 氮化物、 硅氮化 物和 / 或氧氮化物 ( 例如， 硅氧氮化物 )， 其厚度在 5nm 到 80nm 的范围内， 或者优选地， 在 10nm 到 50nm 的范围内， 更优选地， 在 10nm 到 25nm 的范围内。 0032 仍然参照图 2， SOI 晶片可以通过晶片接合或 SIMOX 技术来制成。ETSOI 层可以包 括任何半导体材料， 所述半导体材料包括但不限于 ： Si、 应变 Si、 SiC、 SiGe、 SiGeC、 Si 合金、 Ge、 Ge 合金、 GaAs、 InAs、 和 InP 或它们的任意组合。 0033 参照图 3， 可以。
25、通过包括图案化的浅沟槽隔离 (STI) 工艺来形成隔离， 例如， 沉积 说 明 书 CN 103988304 A 6 4/6 页 7 牺牲垫层 ( 例如， 垫氧化物和垫氮化物 )， 图案化 ( 例如， 通过光刻 ) 和蚀刻 STI 沟槽 25( 例 如， 通过反应离子蚀刻 (RIE)， 用包括但不限于氧化物、 氮化物、 氧氮化物、 高 k 电介质或这 些材料的任何合适的组合的一种或多种绝缘体来填充沟槽。诸如化学机械抛光 (CMP) 的平 坦化工艺可以优选地用来提供平坦结构。 除了STI25以外， 还可以使用诸如台面隔离(mesa isolation)、 硅的局部氧化 (LOCOS) 的其它隔离。
26、。然后， 可以对牺牲垫氧化物和垫氮化物进 行条带化。 0034 背栅 12 可以通过离子注入然后热退火以激活掺杂物来形成， 其中， 背栅掺杂物包 括用于n型掺杂的砷和磷以及用于p型掺杂的硼、 铟。 掺杂浓度在51017cm-3到51019cm-3 的范围内， 更优选地在 21018cm-3到 11019cm-3的范围内。在 BOX 层 15 的背侧的下面， 背 栅厚度 ( 垂直地 ) 在 25nm 到 150nm 的范围内， 更优选地在 35nm 到 80nm 的范围内。 0035 参照图 4， 在晶体管区域和电容器区域中形成伪栅 27。伪栅电介质 27 可以包括通 过氧化形成的硅氧化物， 厚。
27、度在 1nm 到 5nm 的范围内。伪栅可以包括通过诸如化学气相沉 积 (CVD) 的沉积来形成的多晶硅， 厚度在 10nm 到 70nm 的范围内， 更优选地在 20nm 到 50nm 的范围内。伪栅 27 还可以包括在多晶硅的顶上的硅氮化物盖。硅氮化物可以通过 CVD 沉 积来形成， 厚度在 5nm 到 50nm 的范围内， 更优选地在 20nm 到 30nm 的范围内。伪栅 15 通过 常规图案化和蚀刻工艺来形成。采用适用于伪栅的其它材料的实施例也被设想到。 0036 然后， 形成隔离物 30， 隔离物通常由电介质材料构成， 优选地， 使用覆盖层沉积和 各向异性回刻 (etchback)。
28、 来形成。虽然在图中隔离物被描绘为每一个作为单层， 但是， 其 中隔离物中的每一个是多层结构的电介质材料的实施例已被设想到。在一个实施例中， 隔 离物优选地通过沉积由RIE形成的膜(例如， 硅氮化物)来形成。 隔离物厚度在3nm到20nm 的范围内， 更优选地在 4nm 到 8nm 的范围内。 0037 形成外延生长的凸起的源极 / 漏极 (RSD)40 和扩展区， 其中， RSD 优选地由 Si 或 SiGe 制成。RSD 可以原位掺杂或者掺杂之后外延， 优选地， 通过注入和等离子体掺杂。RSD 厚度在10到30nm变化。 扩展区可以通过注入或通过从原位掺杂的RSD驱动掺杂物来形成。 003。
29、8 更具体地， 掺杂物从凸起的源极区域 38 和凸起的漏极区域 39 的原位掺杂的半导 体材料扩散到 ETSOI 层 20 来形成扩展区 45。掺杂物从原位掺杂的半导体材料通过退火工 艺被扩散到 ETSOI 层 20， 所述退火工艺包括但不限于 ： 快速热退火、 炉退火、 闪光灯退火、 激 光退火或它们的任何合适的组合。在从 850到 1350的范围内的温度下进行热退火， 以 将掺杂物从原位掺杂的半导体材料扩散到 ETSOI 层 20。 0039 原位掺杂的半导体材料被掺杂到 p 型导电性的在 ETSOI 层 20 中形成的扩展区 45 中， 具有 p 型导电性的扩展区 45 的掺杂物浓度在 。
30、11019原子 /cm3到 21021原子 /cm3的 范围内。扩展区 45 的材料具有在 21019原子 /cm3到 51020原子 /cm3的范围内的掺杂物 浓度。 0040 扩展区 45 具有在 ETSOI 层 20 的整个深度上扩展的深度。如从 ETSOI 层 20 的上 表面测量， 扩展区 45 优选地具有小于 10nm 的深度， 通常深度为 2nm 到 8nm。虽然扩展区 45 在上面被描述为通过将掺杂物从凸起的源极区域 38 和凸起的漏极区域 39 扩散到 ETSOI 层 20 来形成， 但是， 扩展区 45 也可以通过如下来形成 ： 在形成伪栅 27 之后且在形成凸起的源 极区。
31、域 39 和凸起的漏极区域 40 之前， 将 n 型或 p 型掺杂物离子注入到 ETSOI 层 20。 0041 参照图5， 接着进行层间电介质(ILD， 例如， 氧化物)的沉积和平坦化， 在伪栅处停 说 明 书 CN 103988304 A 7 5/6 页 8 止。可以使用 CVD 通过旋涂等来进行沉积。可以优选地使用化学机械抛光 (CMP) 来进行平 坦化。然后， 在该工艺之后去除伪栅 25。 0042 关于伪栅 25 的去除， 硅氮化物盖 ( 如果使用的话 ) 可以通过蚀刻去除， 优选地， 通 过干法蚀刻 ( 例如， RIE) 或者用热磷酸的湿法蚀刻来去除。多晶硅可以通过干法蚀刻 ( 例。
32、 如， RIE) 或者湿法蚀刻 ( 例如， TMAH 或氨水 ) 来去除， 伪栅氧化物可以通过氢氟酸或化学氧 化物去除来去除。 0043 关于湿法蚀刻工艺， 在存在硅氧化物的情况下可以用含有氟化氢的蚀刻溶液来进 行。可替换地， 用诸如化学氧化物去除 (COR) 的干法蚀刻来蚀刻多晶硅和伪栅氧化物。 0044 在一个示范性说明中， 化学氧化物去除 (COR) 工艺可以包括将结构暴露于氢氟酸 (HF) 和氨水 (NH4OH) 的气态混合物。在近似室温 (25 ) 下在 0.75 毫托和 15 毫托之间的 气压下， 化学氧化物去除(COR)工艺中的氢氟酸(HF)和氨水(NH4OH)之比可以在2.25。
33、:1到 1.75:1 的范围内。在一个示例中， 在约 25的温度下在 1 毫托和 10 毫托之间的气压下， 化 学氧化物去除 (COR) 中的氢氟酸 (HF) 和氨水 (NH4OH) 之比是 2:1。在该暴露期间， HF 和氨 气与来自制造伪栅的蚀刻工艺的在电介质膜的暴露表面上存在的侧壁残留物反应， 以形成 固体反应产物。固体反应产物可以在第二步骤中被去除， 该第二步骤包括将结构加热到大 于约 90的温度， 例如 100， 由此导致反应产物蒸发。反应产物可以通过在水中冲洗结构 或者用水溶液去除来被去除。 0045 参照图6， 使用阻挡掩模60来覆盖晶体管区域并暴露电容器区域。 掩模60可以是 。
34、通过光刻形成的软掩模， 即， 光致抗蚀剂。如果交替地使用硬掩模， 则在掩模层之上施加光 致抗蚀剂材料， 以对硬掩模层进行图案化。掩模 60 可以是通过光刻形成的软掩模 ( 光致抗 蚀剂 )。 0046 关于凹进以从电容器区域去除 ETSOI 和薄 BOX， 在去除窄开口部分内的材料的一 部分时， 优选地， 通过 RIE， 可以使 ETSOI 和薄 BOX 层凹进。 0047 参照图 7， 优选地， 通过干法剥离 ( 等离子体蚀刻 ) 或湿法剥离 ( 通过过氧化硫 ) 来去除掩模 ( 光致抗蚀剂 )60。 0048 现在沉积高 k 电介质 85 和金属栅极 (MG)80。高 k 电介质材料可以通。
35、过本领域中 已知的标准方法 ( 例如， 原子层沉积 (ALD) 或化学气相沉积 (CVD) 来沉积。可替换地， 电 介质材料可以包括通过化学气相沉积 ( 例如， 低压化学气相沉积 (LPCVD) 并可任选地与化 学氧化、 热氧化和 / 或热氮化结合 ) 来沉积的含硅电介质材料。 0049 关于电容器， 背栅 12( 在薄 box 之下的高度掺杂的区域 ) 变成第一电极、 第二电 极， 并且， 高 k85 变成电容器电介质。高 k 材料的示例包括但不限于 ： 金属氧化物， 例如氧化 铪、 氧化铪硅、 铪硅氧氮化物、 氧化镧、 氧化镧铝、 氧化锆、 氧化锆硅、 锆硅氧氮化物、 氧化钽、 氧化钛、 。
36、氧化钡锶钛、 氧化钡钛、 氧化锶钛、 氧化钇、 氧化铝、 氧化铅钪钽和铌酸铅锌。高 k 材 料还可以包括掺杂物， 例如， 镧或铝。 0050 金属栅极的示例包括钨、 钛、 钽、 钌、 锆、 钴、 铜、 铝、 铅、 铂、 锡、 银、 金、 导电的金属化 合物材料 ( 例如， 氮化钽， 氮化钛， 硅化钨， 氮化钨， 氧化钌， 硅化钴， 硅化镍 )、 碳纳米管、 导 电性碳或这些材料的任何合适的组合。 导电材料还可以包括在沉积期间或之后合并的掺杂 物。 0051 参照图 8， 优选地， 使用 CVD、 旋涂等沉积电介质 ( 例如， 氧化物 )110。可以在接触 说 明 书 CN 103988304 。
37、A 8 6/6 页 9 形成之前或期间形成到金属栅极 100、 源极 / 漏极 (S/D)107 和 108、 以及背栅 105( 在 S/D 上的硅化物 ( 未示出 ) 的接触件。举例来说， 背栅电极优选地通过导电材料的沉积然后通 过去除导电材料的一部分的凹进蚀刻来形成。导电材料可以是但不限于 ： 掺杂的半导体材 料 ( 例如， 多晶或非晶硅、 锗和硅锗合金 )、 金属 ( 例如， 钨， 钛， 钽， 钌， 钴， 铜， 铝， 铅， 铂， 锡， 银和金 )、 导电金属化合物材料 ( 例如， 氮化钽， 氮化钛， 硅化钨， 氮化钨， 氮化钛， 氮化钽， 氧 化钌， 硅化钴， 和硅化镍 ) 或这些材料。
38、的任何合适的组合。 0052 接触件通过图案化 ( 例如， 光刻 )， 蚀刻接触沟槽 ( 例如， 通过 RIE)， 用诸如 W、 WN、 TiN、 TAN 等的导电材料填充沟槽然后平坦化 ( 例如， 通过 CMP) 来形成。 0053 仍然参照图 8 中示出的结构， 在第二实施例中， 可以通过消除背栅的形成来修改 结构。结构的形成与图 8 中示出的实施例的不同之处还在于， BOX 直接叠加在衬底之上， 并 且， 优选地， 从晶体管区域的开头延伸邻接电容器区域的末端 ( 即， 没有如图 8 所示被 STI 分开 )。 0054 关于电容器 / 变容管， 高度掺杂的 RSD 变成第一电极， 金属栅。
39、极 (MG) 变成第二电 极， 高 k 变成电容器电介质。 0055 总而言之， 本发明的实施例公开了一种与ETSOI替代栅极CMOS流程兼容的电容器 形成。如解释的， 低电阻电容器电极有助于提供高质量电容器和 / 或变容管。此外， 由于 在伪栅图案化的同时没有使用拓扑结构 (topography)， 所以使得光刻和蚀刻都是用户友好 的。 0056 虽然本文中公开的结构和方法针对其优选实施例被具体地示出和描述了， 但是， 本领域的技术人员将会理解， 可以在不脱离本公开的精神和范围的情况下在形式和细节上 进行前述和其它的改变。因此， 本文中公开的方法和结构并不限于描述和示出的确切的形 式和细节，。
40、 但落入在所附权利要求的范围内。 0057 工业实用性 0058 本发明发现了在合并于集成电路芯片中的高性能半导体场效应晶体管 (FET) 器 件的设计和制造中的工业应用， 所述集成电路芯片在各种各样的电子和电气设备中得到了 应用。 说 明 书 CN 103988304 A 9 1/4 页 10 图 1( 现有技术 ) 图 2 图 3 说 明 书 附 图 CN 103988304 A 10 2/4 页 11 图 4 图 5 说 明 书 附 图 CN 103988304 A 11 3/4 页 12 图 6 图 7 说 明 书 附 图 CN 103988304 A 12 4/4 页 13 图 8 说 明 书 附 图 CN 103988304 A 13 。