《基于振荡器的锁频环.pdf》由会员分享，可在线阅读，更多相关《基于振荡器的锁频环.pdf（18页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103947115 A (43)申请公布日 2014.07.23 CN 103947115 A (21)申请号 201280054976.6 (22)申请日 2012.11.07 13/291,206 2011.11.08 US H03L 7/00(2006.01) (71)申请人 高通股份有限公司 地址 美国加利福尼亚州 (72)发明人 马丁圣劳伦特 (74)专利代理机构 北京律盟知识产权代理有限 责任公司 11287 代理人 宋献涛 (54) 发明名称 基于振荡器的锁频环 (57) 摘要 本发明提供一种方法， 其包含确定控制设定 和在一时间周期之后选择性地停止振荡。
2、器的振 荡。所述振荡器经配置以在所述时间周期之后保 持处于活跃模式。所述方法进一步包含将所述控 制设定应用于所述振荡器。 (30)优先权数据 (85)PCT国际申请进入国家阶段日 2014.05.08 (86)PCT国际申请的申请数据 PCT/US2012/063967 2012.11.07 (87)PCT国际申请的公布数据 WO2013/070783 EN 2013.05.16 (51)Int.Cl. 权利要求书 2 页 说明书 10 页 附图 5 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书10页 附图5页 (10)申请公布号 CN 1039471。
3、15 A CN 103947115 A 1/2 页 2 1. 一种装置， 其包括 ： 振荡器 ； 逻辑， 其用以在一时间周期之后选择性地停止所述振荡器的振荡， 其中所述振荡器经 配置以在所述时间周期之后保持处于活跃模式 ； 以及 控制逻辑， 其确定控制设定并将所述控制设定选择性地应用于所述振荡器。 2. 根据权利要求 1 所述的装置， 其中所述振荡器为数字控制式振荡器。 3. 根据权利要求 2 所述的装置， 其中所述控制设定调整所述数字控制式振荡器的输出 时钟的频率。 4. 根据权利要求 3 所述的装置， 其中所述输出时钟的所述频率大约为输入时钟的频率 的整数倍。 5. 根据权利要求 4 所述。
4、的装置， 其中所述控制逻辑基于在所述输入时钟的一或多个时 钟周期期间所述输出时钟的循环数目确定所述控制设定。 6. 根据权利要求 3 所述的装置， 其进一步包括由所述输出时钟计时的串联连接触发 器。 7. 根据权利要求 2 所述的装置， 其中所述控制逻辑经配置以在所述时间周期期间将初 始控制设定应用于所述数字控制式振荡器。 8. 根据权利要求 2 所述的装置， 其中所述控制逻辑经配置以在所述时间周期期间确定 经修改控制设定。 9. 根据权利要求 8 所述的装置， 其中所述控制逻辑在所述时间周期之后的第二时间周 期期间应用所述经修改控制设定。 10. 根据权利要求 9 所述的装置， 其中所述逻辑。
5、经配置以在所述第二时间周期之后重 新开始所述数字控制式振荡器的振荡。 11. 根据权利要求 10 所述的装置， 其中所述逻辑进一步经配置以在第三时间周期之后 选择性地停止所述数字控制式振荡器的振荡。 12. 根据权利要求 2 所述的方法， 其中将所述控制设定应用于所述数字控制式振荡器 的可变延迟元件。 13. 根据权利要求 2 所述的装置， 其中所述数字控制式振荡器的所述输出时钟被提供 到处理电路， 且其中所述数字控制式振荡器与所述处理电路共享电源。 14. 根据权利要求 2 所述的装置， 其进一步包括经配置以分频输入时钟并产生经分频 时钟的分频器， 其中将所述经分频时钟输入到所述控制逻辑。 。
6、15. 根据权利要求 2 所述的装置， 其进一步包括经配置以分频所述数字控制式振荡器 的输出时钟的分频器。 16. 根据权利要求 2 所述的装置， 其中所述数字控制式振荡器和所述控制逻辑经配置 以使用至少一个自动测试模式产生测试来受到测试。 17. 一种方法， 其包括 ： 确定控制设定 ； 在一时间周期之后选择性地停止振荡器的振荡， 其中所述振荡器经配置以在所述时间 周期之后保持处于活跃模式 ； 以及 将所述控制设定应用于所述振荡器。 权 利 要 求 书 CN 103947115 A 2 2/2 页 3 18. 根据权利要求 17 所述的方法， 其中所述振荡器为数字控制式振荡器。 19. 根据。
7、权利要求 18 所述的方法， 其中所述控制设定调整所述数字控制式振荡器的输 出时钟的频率。 20. 根据权利要求 19 所述的方法， 其中所述输出时钟的所述频率大约为输入时钟的频 率的整数倍。 21. 根据权利要求 20 所述的方法， 其中由控制逻辑基于在所述输入时钟的一或多个时 钟周期期间所述输出时钟的循环数目确定所述控制设定。 22. 根据权利要求 18 所述的方法， 其中在不在所述数字控制式振荡器的输出时钟中导 致时钟瞬发性波动事件的情况下选择性地停止所述振荡。 23. 根据权利要求 18 所述的方法， 其中所述时间周期为所述数字控制式振荡器的输出 时钟的至少一个时钟周期。 24. 根据。
8、权利要求 18 所述的方法， 其中将所述控制设定应用于所述数字控制式振荡器 的可变延迟元件。 25. 根据权利要求 18 所述的方法， 其进一步包括提供所述数字控制式振荡器的输出时 钟的频率在所要频率的容限范围内的指示。 26. 根据权利要求 18 所述的方法， 其进一步包括基于所述控制设定禁用所述数字控制 式振荡器的若干部分。 27. 一种设备， 其包括 ： 用于确定控制设定的装置 ； 用于在一时间周期之后选择性地停止振荡器的振荡的装置， 其中所述振荡器经配置以 在所述时间周期之后保持处于活跃模式 ； 以及 用于将所述控制设定应用于所述振荡器的装置。 28. 一种包含程序代码的非暂时性计算机。
9、可读媒体， 所述程序代码在由处理器执行时 导致所述处理器 ： 确定控制设定 ； 在一时间周期之后选择性地停止振荡器的振荡， 其中所述振荡器经配置以在所述时间 周期之后保持处于活跃模式 ； 以及 将所述控制设定应用于所述振荡器。 权 利 要 求 书 CN 103947115 A 3 1/10 页 4 基于振荡器的锁频环 技术领域 0001 本发明大体上涉及时钟产生。 背景技术 0002 技术的进步已产生较小且能力更强的计算装置。举例来说， 当前存在多种便携式 个人计算装置， 包含无线计算装置， 例如较小、 轻便且易于由用户携带的便携式无线电话、 个人数字助理 (PDA) 和寻呼装置。更具体来说，。
10、 便携式无线电话 ( 例如， 蜂窝式电话和因特 网协议 (IP) 电话 ) 可经由无线网络传达语音和数据包。此外， 许多此类无线电话包含并入 其中的其它类型装置。举例来说， 无线电话还可包含数码相机、 数码摄像机、 数字记录器和 音频文件播放器。 而且， 此类无线电话可处理可执行指令， 其包含可用以接入因特网的软件 应用程序， 例如， 网页浏览器应用程序。因而， 这些无线电话可包含显著的计算能力。这些 无线电话还可包含各种时钟源， 以为并入其中的装置提供时钟。 0003 装置可包含具有特定频率和品质的时钟。 可在一些装置中使用具有相对较低频率 和相对较高抖动的时钟， 而可在其它装置中使用具有较。
11、高频率和较低抖动的时钟。举例来 说， 移动电话内部的数字信号处理器可使用相对较低频率 ( 例如， 100MHz) 和较高抖动的时 钟进行操作， 以执行一些任务， 例如播放 MP3 歌曲。另外， 具有异步接口的设计可使用较高 抖动时钟适当操作。 在可使用较低频率和较高抖动时钟进行操作的设计和应用中使用锁相 环 (PLL) 电路可浪费功率。另外， PLL 可占据装置中的较大区域， 且亦可涉及使用与用于装 置的其它组件的电源分离的电源。 发明内容 0004 锁频环 (FLL) 可产生相对较低频率的输出时钟。所述输出时钟可具有为输入时钟 频率的倍数的频率。举例来说， 所述 FLL 可基于 10MHz 。
12、的输入时钟， 产生具有相对较高抖动 的100MHz的输出时钟。 所述FLL可使用数字控制式振荡器(DCO)以产生所述输出时钟。 所 述 FLL 可基于在输入时钟的一或多个时钟周期期间所产生的输出时钟循环的数目， 确定所 述输出时钟是否在目标频率的容限范围内。所述 FLL 亦可在所述输出时钟的所述频率在目 标频率的容限范围内时指示锁定条件。 0005 在特定实施例中， 一种装置包含振荡器和用以在时间周期之后选择性地停止所述 振荡器的振荡的逻辑。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述 设备还包含确定控制设定， 并将所述控制设定选择性地应用于所述振荡器的控制逻辑。 0006 在另。
13、一特定实施例中， 一种方法包含确定控制设定， 并在时间周期之后选择性地 停止振荡器的振荡。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述方 法进一步包含将所述控制设定应用于所述振荡器。 0007 在另一特定实施例中， 一种设备包含用于确定控制设定的装置， 和用于在时间周 期之后选择性地停止振荡器的振荡的装置。 所述振荡器经配置以在所述时间周期之后保持 处于活跃模式。所述设备进一步包含用于将所述控制设定应用于所述振荡器的装置。 说 明 书 CN 103947115 A 4 2/10 页 5 0008 在另一特定实施例中， 一种非暂时性计算机可读媒体包含在由处理器执行时导致 所述处理器。
14、进行如下操作的程序代码 ： 确定控制设定， 和在时间周期之后选择性地停止振 荡器的振荡。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述程序代码 进一步导致所述处理器将所述控制设定应用于所述振荡器。 0009 由所揭示实施例中的至少一者所提供的一特定优势在于产生了适于以相对较低 时钟频率操作且耐受相对较高抖动时钟的装置的时钟。相比于锁相环 (PLL) 电路， 产生较 低频率和相对较高抖动时钟的装置可占据较小设计区域， 并消耗较少功率。可使用数字逻 辑门设计所述装置， 此情况可允许与其它装置共享电源。 另外， 具有完全数字设计的装置可 使得能够使用自动测试产生模式工具以执行生产测试。 。
15、0010 在审视整个申请案后， 将显而易见本发明的其它方面、 优点和特征， 申请案包含以 下部分 ： 附图说明、 具体实施方式和权利要求书。 附图说明 0011 图 1 为可操作以产生时钟的装置的特定说明性实施例的框图 ； 0012 图 2 为图 1 的装置的特定说明性实施方案的图 ； 0013 图 3 为说明对应于图 2 的电路操作的特定实施例的信号迹线的时序图 ； 0014 图 4 为操作图 1 和图 2 的电路中的任一者的方法的特定说明性实施例的流程图 ； 和 0015 图 5 为包含锁频环电路的无线装置的框图。 具体实施方式 0016 参看图 1， 描绘可操作以产生时钟的装置的特定说明。
16、性实施例， 且将其大体上指定 为 100。装置 100 可经配置以产生相对较低频率时钟。装置 100 包含控制逻辑 102、 数字控 制式振荡器 (DCO)104 和停止逻辑 106。控制逻辑 102 可耦合到 DCO104。停止逻辑 106 可 耦合到 DCO104。DCO104 可经配置以接收来自控制逻辑 102 的控制设定 108， 并将输出时钟 114 提供到控制逻辑 102。DCO104 可进一步经配置以接收来自停止逻辑 106 的启用 110。 0017 在特定实施例中， 控制逻辑 102 可经配置以接收输入时钟 112 和输出时钟 114， 并 产生控制设定 108。控制逻辑 1。
17、02 可确定控制设定 108， 且可将控制设定 108 选择性地应用 于 DCO104。举例来说， 控制设定 108 可为初始控制设定或经修改控制设定。控制逻辑 102 可经配置以在时间周期期间将初始控制设定应用于 DCO104。时间周期可为 DCO104 的输出 时钟 114 的至少一时钟周期。控制逻辑 102 可进一步经配置以在时间周期期间确定经修改 控制设定。控制逻辑 102 可在所述时间周期之后的第二时间周期期间应用经修改控制设 定。在特定实施例中， 控制逻辑 102 可将经修改控制设定 108 应用于输出时钟 114 的下降 边缘上。所述时间周期和第二时间周期可在时间上相连。在另一实。
18、施例中， 控制设定可为 模拟电压。在又一实施例中， 控制设定可为模拟电流。 0018 控制逻辑 102 可经配置以基于输出时钟 114 的频率， 调整控制设定 108。举例来 说， 响应于确定输出时钟 114 的频率低于所要频率， 控制逻辑 102 可递增或增加控制设定 108 的值。类似地， 响应于确定输出时钟 114 的频率超出所要频率， 控制逻辑 104 可递减或 减少控制设定 108 的值。替代性地， 响应于确定输出时钟 114 的频率超出所要频率， 控制逻 说 明 书 CN 103947115 A 5 3/10 页 6 辑 102 可递增或增加控制设定 108 的值。类似地， 响应于。
19、确定输出时钟 114 的频率低于所 要频率， 控制逻辑 102 可递减或减少控制设定 108 的值以增加输出时钟 114 的频率。在特 定实施例中， 控制逻辑 102 可基于在输入时钟 112 的一或多个时钟周期期间输出时钟 114 的循环数目， 确定控制设定 108。 0019 在特定实施例中， DCO104 可经配置以基于 DCO104 的振荡， 产生输出时钟 114。可 响应于控制设定108而调整输出时钟114的频率。 举例来说， 输出时钟114可具有基于控制 设定108的第一值的第一频率值， 且可具有基于控制设定108的第二值的第二频率值。 举例 来说， DCO104 可响应于控制设定。
20、 108 的递增值， 增加输出时钟 114 的频率。类似地， DCO104 可响应于控制设定108的递减值， 减少输出时钟114的频率。 在替代性实施例中， DCO104可 响应于控制设定 108 的递减值， 增加输出时钟 114 的频率。类似地， DCO104 可响应于控制 设定 108 的递增值， 减少输出时钟 114 的频率。 0020 在特定实施例中， 输出时钟 114 的频率可大约为输入时钟 112 的频率的倍数。举 例来说， 输出时钟 114 的频率可大约等于输入时钟 112 的频率的整数倍。举例来说， 输出时 钟 114 的频率可比输入时钟 112 的频率的整数倍高或低特定百分比。
21、 ( 例如， 6.25 )。作为 另一实例， 输出时钟 114 的频率可大约等于输入时钟 112 的频率的非整数倍。举例来说， 输 出时钟114的频率可比输入时钟112的频率的非整数倍高或低特定百分比(例如， 6.5)。 0021 停止逻辑 106 可经配置以产生提供到 DCO104 的启用信号 110。停止逻辑 106 可在 时间周期之后选择性地停止DCO104的振荡。 在特定实施例中， 时间周期可对应于在DCO104 的振荡开始或重新开始与在启用信号 110 双态触发为可停止 DCO104 的振荡的值之前的输 出时钟 114 的最后活跃边缘 ( 例如， 上升边缘 ) 之间的周期。停止逻辑 。
22、106 可通过将启用 110 从启用 DCO104 的振荡的第一值改变为停止 DCO104 的振荡的第二值， 而停止 DCO104 的 振荡。举例来说， 停止逻辑 106 可在 DCO104 在输出时钟 114 的至少一循环中产生输出时钟 114 之后， 将启用 110 从第一值改变为第二值。举例来说， 停止逻辑 106 可在 DCO104 开始振 荡之后的大约 2 个输出时钟 114 时钟循环之后， 将启用 110 的值从数字逻辑值 1 改变为 数字逻辑值 0 。 0022 停止逻辑106可进一步经配置以在第二时间周期之后重新开始DCO104的振荡。 举 例来说， 停止逻辑106可通过将启用。
23、110从停止DCO104的振荡的第二值改变为启用DCO104 的振荡的第一值， 而重新开始 DCO104 的振荡。停止逻辑 106 可在第二时间周期之后重新开 始 DCO104 的振荡。停止逻辑 106 可进一步经配置以在第三时间周期之后停止 DCO104 的振 荡。 第三时间周期可对应于在第二时间周期后的周期。 举例来说， 可在第三时间周期期间确 定第二经修改控制设定， 且可在第三时间周期之后将第二经修改控制设定应用于 DCO104。 0023 在操作期间， 控制逻辑102可在时间周期期间将初始控制设定108应用于DCO104。 响应于初始控制设定 108 被应用于 DCO104， DCO1。
24、04 可产生具有第一频率的输出时钟 114。 在所述时间周期期间， 控制逻辑102亦可基于输出时钟114的第一频率， 确定经修改控制设 定。 举例来说， 如果控制逻辑102确定在输入时钟112的一个时钟周期期间输出时钟114的 循环数目少于目标循环数目， 则控制逻辑102可确定输出时钟114的频率低于所要频率。 因 此， 控制逻辑 102 可确定增加输出时钟 114 的频率的经修改控制设定。作为另一实例， 如果 控制逻辑 102 确定在输入时钟 112 的一个时钟周期期间输出时钟 114 的循环数目大于目标 循环数目， 则控制逻辑 102 可确定输出时钟 114 的频率超出所要频率。因此， 控。
25、制逻辑 102 说 明 书 CN 103947115 A 6 4/10 页 7 可确定减少输出时钟 114 的频率的经修改控制设定。 0024 在所述时间周期之后且在第二时间周期期间， 停止逻辑 106 可通过将启用 110 从 启用振荡的第一值改变为禁用 ( 亦即， 停止 ) 振荡的第二值而停止 DCO104 的振荡。举例来 说， 在DCO104开始或重新开始振荡之后的输出时钟114的特定数目循环之后， 停止逻辑106 可停止 DCO104 的振荡。DCO104 可在停止 DCO104 的振荡的同时仍保持处于活跃模式中。停 止逻辑 106 可在第二时间周期期间应用经修改控制设定。停止逻辑 1。
26、06 也可在第二时间周 期之后重新开始 DCO104 的振荡。举例来说， 停止逻辑 106 可通过将启用 110 改变为启用 DCO104 的振荡的值而重新开始 DCO104 的振荡。在特定实施例中， 当所述时间周期结束时， 第二时间周期可开始， 且所述第二时间周期可在启用110双态触发为可启用DCO104的振荡 的值之前结束。 0025 通过基于输出时钟 114 的频率调整控制设定 108， 可反复改变输出时钟 114 的频 率， 直到输出时钟114的频率大约等于所要频率为止， 或直到输出时钟114的频率在所要频 率的容限范围内为止。通过基于输入时钟 112 的一或多个时钟周期期间输出时钟 。
27、114 的循 环数目而调整控制设定 108， 输出时钟 114 可具有大约为输入时钟 112 的频率的倍数的频 率。另外， 通过在应用经修改控制设定的同时停止 DCO104 的振荡， 可防止输出时钟 114 中 的瞬发性波动。 0026 尽管图 1 说明将输入时钟 112 提供到控制逻辑 102， 但在替代性实施例中， 控制逻 辑102可接收指示输出时钟114的频率是否过高、 过低， 或在所要频率的容限范围内的频率 指示。控制逻辑 102 可基于频率指示而确定控制设定 108。在特定实施例中， DCO104 可包 含数 / 模转换器和电压控制振荡器。在另一实施例中， DCO104 可包含数 /。
28、 模转换器和电流 控制振荡器。另外， 在特定实施例中， 控制设定 108 可为基于模拟电流的控制设定， 或基于 模拟电压的控制设定， 且 DCO104 可为经配置以接收模拟控制设定的振荡器。 0027 参看图 2， 描绘图 1 的装置 100 的实施方案的特定说明性实施例， 且将其大体上指 定为 200。装置 200 包含输入分频器 212、 控制逻辑 102、 DCO104、 停止逻辑 106 和输出分频 器 242。输入分频器 212 耦合到控制逻辑 102。输出分频器 242 耦合到 DCO104 和停止逻辑 106。 0028 输入分频器 212 可经配置以分频输入时钟 112， 并产。
29、生经分频输入时钟 (divclki)246。举例来说， 输入分频器 212 可将输入时钟 112 向下分频， 使得输入时钟 112 的频率为经分频输入时钟 (divclki)246 的频率的倍数。举例来说， 输入时钟 112 的频率可 为经分频输入时钟 (divclki)246 的频率的整数或非整数倍。在特定实施例中， 将经分频输 入时钟 (divclki)246 输入至控制逻辑 102。 0029 控制逻辑 102 可经配置以接收输入时钟 112 和经分频输入时钟 (divclki)246。 控制逻辑 102 亦可接收来自停止逻辑 106 的启用 110， 且可接收来自 DCO104 的输出。
30、时钟 114。在特定实施例中， 可配置控制逻辑 102 以使用至少一自动测试模式产生测试来受到 测试。如关于图 1 所描述， 控制逻辑 102 可确定控制设定 108， 且可将控制设定 108 应用于 DCO104。举例来说， 可将控制设定 108 应用于 DCO104 的可变延迟元件 226。可响应于可提 供到DCO104的可变延迟元件226的控制设定108， 调整输出时钟114的频率。 控制逻辑102 可使用启用 110 以确定何时改变应用于 DCO104 的控制设定 108 的值。替代性地， 控制逻辑 102 可使用计数器， 以确定何时改变控制设定 108 的值。 说 明 书 CN 10。
31、3947115 A 7 5/10 页 8 0030 在特定实施例中， 控制逻辑 102 可基于在输入时钟 112 的一或多个时钟周期期间 输出时钟 114 的循环数目， 确定控制设定 108。替代性地， 控制逻辑 102 可使用经分频输入 时钟 (divclki)246 而非输入时钟 212， 以确定控制设定 108。举例来说， 控制逻辑 102 可基 于在经分频输入时钟(divclki)246的一或多个时钟周期期间输出时钟114的循环数目， 确 定控制设定 108。控制逻辑 102 可在时间周期期间确定控制设定 108。在特定实施例中， 时 间周期可对应于在经分频输出时钟 (divclko)。
32、248 的活跃边缘 ( 例如， 上升边缘 ) 之后， 且 在输出时钟 114 的特定活跃边缘 ( 例如， 上升边缘 ) 处结束的周期。 0031 在特定实施例中， 控制逻辑 102 可调整控制设定 108， 以产生具有大约等于所要频 率的频率的输出时钟 114。控制逻辑 102 可调整控制设定 108， 以增加或减少输出时钟 114 的频率， 直到输出时钟 114 的频率在所要频率的容限范围内为止。举例来说， 可将所要频率 指定为频率值， 且可将容限范围指定为所要频率的百分比。 所要频率可为固定或可编程的。 可在装置 200 上电时将所要频率提供到控制逻辑 102、 可将所要频率硬接线， 或其。
33、组合。容 限范围亦可为固定或可编程的。 0032 在替代性实施例中， 可指定在输入时钟112或经分频输入时钟(divclki)246的一 或多个时钟周期期间输出时钟 114 的目标时钟循环数目。举例来说， 输出时钟 114 的目标 时钟循环数目可对应于所要频率。举例来说， 如果在输入时钟 112 的时钟周期期间输出时 钟 114 的时钟循环数目在输出时钟 114 的目标时钟循环数目的特定百分比内， 则输出时钟 114的频率可在所要频率的容限范围内。 作为说明性非限制性实例， 容限范围可对应于介于 如下两者之间的范围 ： 比对应于输出时钟 114 的所要频率的输出时钟 114 的目标时钟循环 数。
34、目高 6.25 百分比， 和比所述目标时钟循环数目低 6.25 百分比。在替代性实施例中， 可将 容限范围指定为介于第一数目与第二数目之间的包含输出时钟 114 的目标时钟循环数目 的范围。输出时钟 114 的目标时钟循环数目可为固定或可编程的。可在装置 200 上电时， 将输出时钟 114 的目标时钟循环数目提供到控制逻辑 102、 可将目标时钟循环数目硬接线， 或其任何组合。容限范围亦可为固定或可编程的。 0033 控制逻辑 102 可进一步经配置以产生锁定指示符 244。锁定指示符 244 可提供 DCO104 的输出时钟 114 的频率在所要频率的容限范围内的指示。在特定实施例中， 控。
35、制逻 辑 102 在输入时钟 112 的每一循环期间确定输出时钟 114 的频率是否在所要频率的容限范 围内。 0034 在特定实施例中， DCO104 包含可变延迟元件 226、 反相器 228 和其它数字逻辑门， 如图2中所说明。 DCO104可经配置以接收测试模式指示符(test_mode)230、 输入时钟112、 控制设定 108 和启用 110， 并产生输出时钟 114。可响应于可提供到 DCO104 的可变延迟元 件 226 的控制设定 108， 调整输出时钟 114 的频率。举例来说， 可通过基于控制设定 108 改 变可变延迟元件 226 的延迟， 而调整输出时钟 114 的。
36、频率。 0035 作为说明性非限制性实例， 可变延迟元件 226 可具有 32 个设定， 且控制设定 108 可为五位宽。输出时钟 114 可为可变延迟元件 226 的输出 (nclk)204 的反相版本。在特定 实施例中， 可变延迟元件 226 可包含奇数数目个串联连接反相器。 0036 测试模式指示符 (test_mode)230 可控制 DCO104 的操作模式。举例来说， 基于对 应于测试操作模式的测试模式指示符 (test_mode)230 的第一值， 输入时钟 112 可传播通 过可变延迟元件 226 并通过反相器 228， 以输出为输出时钟 114。测试模式指示符 (test_ 。
37、说 明 书 CN 103947115 A 8 6/10 页 9 mode)230 的第一值可使得能够使用至少一自动测试模式产生测试对 DCO104 进行测试。测 试模式指示符 (test_mode)230 的第一值可进一步使得输出时钟 114 能够与自动测试模式 产生兼容。 0037 DCO104 可基于测试模式指示符 (test_mode)230 的第二值， 以活跃 ( 亦即， 非 测试 ) 模式进行操作。在活跃操作模式中， 取决于启用 110 的值， 可通过逻辑门将输出 (nclk)204 的值提供到可变延迟元件 226。举例来说， 如果启用 110 具有第一值， 则可通过 逻辑门将输出 。
38、(nclk)204 的值反馈到可变延迟元件 226。通过使得输出 (nclk)204 的值能 够被提供到可变延迟元件 226， 启用 110 的第一值可启用 DCO104 的振荡。启用 110 的第二 值可防止将输出 (nclk)204 的值提供到可变延迟元件 226。通过防止将输出 (nclk)204 的 值提供到可变延迟元件 226， 启用 110 的第二值可防止 DCO104 进行振荡。 0038 在特定实施例中， 可将DCO104的输出时钟114提供到第一处理电路。 DCO104可与 第一处理电路共享电源。 0039 输 出 分 频 器 242 经 配 置 以 分 频 输 出 时 钟 。
39、114， 并 产 生 经 分 频 输 出 时 钟 (divclko)248。 举例来说， 输出分频器242可向下分频输出时钟114， 使得输出时钟114的频 率为经分频输出时钟 (divclko)248 的频率的倍数。举例来说， 输出时钟 114 的频率可为经 分频输出时钟 (divclko)248 的频率的整数倍或非整数倍。在特定实施例中， 可将经分频输 出时钟(divclko)248提供到停止逻辑106。 输出时钟114和经分频输出时钟(divclko)248 可彼此同步。 0040 停止逻辑 106 可经配置以产生提供到控制逻辑 102 和 DCO104 的启用 110。在特定 实施例中。
40、， 停止逻辑 106 包含第一触发器 214、 串联连接触发器 216、 第一数字逻辑门 218、 第二数字逻辑门 220、 第三数字逻辑门 222 和第四数字逻辑门 224。可由经分频输出时钟 (divclko)248 计时第一触发器 214。第一触发器 214 可经配置以产生可输入到串联连接触 发器 216 的第一触发器的异步启用 (async_en)232。可由输出时钟 114 计时串联连接触发 器 216 的所有触发器。串联连接触发器 216 的最后触发器可经配置以基于可传播通过串联 连接触发器 216 的异步启用 (async_en)232， 产生同步启用 (sync_en)234。。
41、 0041 异步启用 (async_en)232 和同步启用 (sync_en)234 可耦合到第一数字逻辑门 218。复位 236 和 FLL_enable238 可输入到第二数字逻辑门 220。第一数字逻辑门 218 的输 出和第二数字逻辑门 220 的输出可耦合到第三数字逻辑门 222。第三数字逻辑门 222 可产 生提供到 DCO104 和控制逻辑 102 的启用 110。启用 110 和输出时钟 114 可输入到第四数字 逻辑门 224。第四数字逻辑门 224 可产生输出 osc_stopped240。可将输出 osc_stopped240 提供到第一触发器 214 的复位输入 (a。
42、set)。作为说明性实例， 当断言 (asserte) 输出 osc_ stopped240( 例如， 输出 osc_stopped240 具有数字逻辑值 1 ) 时， 可将第一触发器 214 的 输出强制为已知值， 例如数字逻辑值 1 ， 且当解除断言 (deasserte) 输出 osc_stopped240 时， 第一触发器 214 的输出可保持不变， 直到经分频输入时钟 (divclki)246 的下一上升边 缘为止。 0042 在操作期间， 输入分频器 212 可分频输入时钟 112， 并将经分频输入时钟 (divclki)246 提供到控制逻辑 102。输出分频器 242 可分频输。
43、出时钟 114， 并将经分频输 出时钟 (divclko)248 提供到停止逻辑 106。控制逻辑 102 可确定在输入时钟 112 的时钟 周期期间输出时钟 114 的循环数目。在时间周期期间， 控制逻辑 102 可继续将具有在时间 说 明 书 CN 103947115 A 9 7/10 页 10 周期之前所确定的值的控制设定 108 应用于 DCO104。时间周期可大约在经分频输出时钟 (divclko)248 的边缘 ( 例如， 上升边缘 ) 之后的输出时钟 114 的第一边缘 ( 例如， 第一上 升边缘)处开始， 且可大约结束于导致双态触发同步启用(sync_en)234(例如， 从数。
44、字逻辑 值 1 到数字逻辑值 0 ) 的输出时钟 114 的边缘 ( 例如， 上升边缘 ) 处。基于在输入时 钟 112 的时钟周期中输出时钟 114 的循环数目， 控制逻辑 102 可在所述时间周期期间确定 输出时钟 114 的频率是过高、 过低还是在关于所要频率的容限范围内。控制逻辑 102 可响 应于确定输出时钟 114 的频率过高、 过低或是在关于所要频率的容限范围内而确定控制设 定108。 如果输出时钟114的频率在关于所要频率的容限范围内， 则控制逻辑102可产生锁 定指示符 244， 其具有指示输出时钟 114 的频率在所要频率的容限范围内的值。如果输出 时钟 114 的频率过高。
45、或过低， 则控制逻辑 102 可产生锁定指示符 244， 其具有指示输出时钟 114 的频率在所要频率的容限范围外的值。 0043 在所述时间周期之后的第二时间周期期间， 停止逻辑 106 可产生具有可停止 DCO104 的振荡的值的启用 110。可在不在 DCO104 的输出时钟 114 中导致时钟瞬发性波动 事件的情况下选择性地停止 DCO104 的振荡。在第二时间周期期间且在输出时钟 114 的边 缘 ( 例如， 下降边缘 ) 上， 控制逻辑 102 可将在所述时间周期中所确定的控制设定 108 应用 于 DCO104。在第二时间周期之后， 控制逻辑 102 可通过产生启用 DCO104。
46、 的振荡的启用 110 的值而重新开始 DCO104 的振荡。 0044 在第二时间周期之后的第三时间周期期间， 控制逻辑 102 可确定输出时钟 114 的 频率是过高、 过低， 还是在关于所要频率的容限范围内。可在控制逻辑 102 确定输出时钟 114 的频率是过高、 过低或是在关于所要频率的容限范围内之后， 重复如上文所描述的控制 逻辑 102、 DCO104 和停止逻辑 106 的后续操作。举例来说， 停止逻辑 106 可在第三时间周期 之后选择性地停止 DCO104 的振荡。 0045 通过确定输出时钟 114 的频率是过高、 过低， 还是在所要频率的容限范围内， 可将 输出时钟 1。
47、14 的频率调整为在所要频率的容限范围内。另外， 通过提供指示输出时钟 114 的频率是否在所要频率的容限范围内的锁定指示符 244， 装置 200 可使得其它装置能够确 定是否使用输出时钟 114。通过在并不在输出时钟 114 中导致瞬发性波动的情况下停止 DCO104 的振荡， 装置 200 可提供供其它装置使用的无瞬发性波动时钟。 0046 尽管图2说明串联连接触发器216包含四个触发器， 但在替代性实施例中， 串联连 接触发器 216 可具有少于四个触发器或大于四个触发器。另外， 可由一或多个功能上等效 的逻辑门替换图 2 中展示的个别数字逻辑门或数字逻辑门群组。另外， 控制逻辑 10。
48、2 可使 用计数器以确定时间周期 ( 例如， 所述时间周期和第二时间周期 ) 中的一些或所有的开始 和 / 或结束。 0047 参看图 3， 描绘说明对应于用以产生输出时钟 ( 例如， 输出时钟 114) 的图 2 的装 置 200 的操作的信号的时序图， 且将其大体上指定为 300。图 300 包含输出时钟 114、 输 出 (nclk)204、 异步启用 (async_en)232、 同步启用 (sync_en)234、 启用 110 和输出 osc_ stopped240。 0048 异步启用 (async_en)232 可在转变 320 处从高值转变为低值。输出时钟 114 可在 转变。
49、 310 处从低值转变为高值。在特定实施例中， 转变 310 可对应于时间周期的开始， 例如 关于图 1 和图 2 所描述的时间周期。在转变 322 处， 输出时钟 114 可再次从低值转变为高 说 明 书 CN 103947115 A 10 8/10 页 11 值。在特定实施例中， 转变 322 可对应于时间周期 ( 例如， 关于图 1 和图 2 所描述的时间周 期 ) 的结束。322 处的转变亦可指示第二时间周期 ( 例如， 关于图 1 和图 2 所描述的第二时 间周期 ) 的开始。如关于图 1 和图 2 所描述， 控制逻辑 ( 例如， 控制逻辑 102) 可在所述时 间周期期间确定控制设定 108。 0049 响应于输出时钟 114 在转变 322 处的上升边缘， 同步启用 (sync_en)234 可在转变 324 处从高值转变为低值。在转变 326 处， 响应于异步启用 (async_en)232 具有低值， 且同 步启用(sync_en)234从高值转变为低值， 启用110可从高值转变为低值。 在特定实施例中， 启用 110 的低值可停止 DCO(。