用来进行适应性等化的方法与装置技术领域
本发明关于具备等化(Equalization)机制的装置中的适应性(Adaptive)
控制，尤指用来进行适应性等化的方法与相关装置。
背景技术
高分辨率多媒体接口(High-Definition Multimedia Interface，以下简称为
「HDMI 」)标准，尤其是HDMI 1.3标准，指定了涉及各种不同多媒体数据格
式的视讯序列链接(Serial Link)可运作的频率范围最低可为250Mb/s(Megabits
per Second；即兆位/每秒)、且最高可达3.4Gb/s(Gigabits per Second；即千
兆位/每秒)。广泛消费者采纳的新HDMI标准要求接收器不管在长/短缆线
或清晰/模糊信号等状况下，都必须可靠地重现进来的数据流。在许多状况下，
当基于节省成本的考虑而采用便宜的缆线时，输入视讯可能相当模糊且带有噪
声。于是，某些问题就发生了，例如：相关技术的接收器无法在所有的状况下
都妥善地运作。如此，需要一种新颖的方法来实现在任何时刻都能妥善地运作
的HDMI接收器。
发明内容
有鉴在此，有必要提供一种用来进行适应性等化(Adaptive Equalization)
的方法与相关装置，以满足针对序列链接(Serial Link)应用的接收器的大范
围运作条件，以及使得该接收器可适应性地针对流入数据比特率(Stream-In
Data Rate)来调整其回路频率响应。尤其是，基于本发明的方法所实现的该接
收器具备针对等化与数据重获(Data Recovery)等两者的适应性控制机制，且
适合在序列链接应用。
本发明提供一种用来进行适应性等化(Adaptive Equalization)的方法，该
方法应用在针对一线性均衡器之一判断反馈均衡器数据重获电路(Decision
Feedback Equalizer Data Recovery Circuit，DFE Data Recovery Circuit)。该方法
包含步骤：动态地侦测多个数据型样(Data Pattern)的多个当前位准，其中每
一数据型样至少包含一当前位准；以及依据该些数据型样的该些当前位准来动
态地调整一数据判断位准以供数据判断使用，以提升来自该判断反馈均衡器数
据重获电路的数据的信号噪声比，其中该数据判断位准的至少一部分不等于
零。
本发明还提供一种用来进行适应性等化(Adaptive Equalization)的装置，
该装置包含有：一线性均衡器，用来对其所接收的数据进行等化；一适应性控
制电路，用来根据多个数据型样(Data Pattern)的多个当前位准计算以及动态
调整出一数据判断位准以用在数据判断，并进行适应性控制；以及一判断反馈
均衡器数据重获电路(Decision Feedback Equalizer Data Recovery Circuit，DFE
Data Recovery Circuit)，用来重获该线性均衡器输出的数据以及在该适应性控
制电路的控制下，侦测该多个数据型样的多个当前位准并将其输出，其中每一
数据型样至少包含一当前位准。其中该数据判断位准的至少一部分不等于零。
本发明又提供另一种用来进行适应性等化的方法，其中该方法应用在针对
一线性均衡器。该方法包含有：侦测一列数据位中的至少一部分数据位、以及
关联在该列数据位之一列边缘值中的至少一部分边缘值；以及在一特定数据型
样被侦测到的状况下监控(Monitor)该列边缘值中的该至少一部分边缘值之
一线性组合是否等于一特定值，以及据以调整该线性均衡器的至少一参数。
本发明还提供另一种用来进行适应性等化的装置，该装置包含有：一线性
均衡器、一判断反馈均衡器数据重获电路、与一适应性控制电路。该线性均衡
器用来进行等化。另外，该判断反馈均衡器数据重获电路用来侦测一列数据位
中的至少一部分数据位、以及关联在该列数据位之一列边缘值中的至少一部分
边缘值。此外，该适应性控制电路用来在一特定数据型样被侦测到的状况下监
控该列边缘值中的该至少一部分边缘值之一线性组合是否等于一特定值，以及
据以调整该线性均衡器的至少一参数。
本发明的方法与相关装置能满足大范围的运作条件。另外，针对等化与数
据重获等两者的适应性控制机制能保证基于本发明方法所实施的HDMI接收
器具有高效能、高可靠度、以及高保真度。
附图说明
图1A为本发明一一实施例提供的用来进行适应性等化(Adaptive
Equalization)的装置的示意图。
图1B为图1A所示的装置所涉及的等化方案的响应曲线示意图。
图2A为依据本发明的用来进行适应性等化的方法的流程图。
图2B至图2F分别为图2A所示的方法在一实施例中的实施细节。
图3A至图3B分别为图2A所示的方法所涉及的相关信号的时序图之一第
一部分与一第二部分。
图4为图2A所示的方法在另一实施例中的实施细节。
图5为图2A所示的方法在又一实施例中的实施细节。
图6为图2A所示的方法在再一实施例中的实施细节。
图7A至图7C为图2A所示的方法在其它实施例中的实施细节。
具体实施方式
在本说明书以及权利要求书当中使用了某些词汇来指代特定的组件。本领
域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。
本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功
能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”
是一个开放式使用语，因此应解释成“包含但不限定在”。另外，“耦接”一词
在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接在
第二装置，则代表第一装置可以直接电气连接在第二装置，或通过其它装置或
连接手段间接地电气连接至第二装置。
请参考图1A，图1A为依据本发明一一实施例使用来进行适应性等化
(Adaptive Equalization)的装置100的示意图。例如：装置100可包含一高分
辨率多媒体接口接收器(High-Definition Multimedia Interface，以下简称为
「HDMI接收器」)的至少一部分(例如：一部分或全部)。这只是为了说明发
明目的而已，并非对本发明的限制。依据本实施例的某些变化，装置100可用
在各种序列链接(Serial Link)应用设备中，诸如快速外围组件互连(Peripheral
Component Interconnect Express，或PCI Express，以下简称为「PCIE 」)应用
设备(尤其是，PCIE 2.0版或更新的版本)、通用串行总线(Universal Serial Bus，
USB)3.0版的应用设备、以及序列进阶技术附加装置(Serial Advanced
Technology Attachment，或Serial ATA，以下简称为「SATA 」)应用设备(尤其
是，SATA 3.0版或更新的版本)中。尤其是，装置100特别适用在数据比特率
大于或等于5Gbit/s(Gigabits per Second；即千兆位/每秒)的序列链接应用
设备。
如图1A所示，装置100包含一线性均衡器110、一适应性控制电路120、
一判断反馈均衡器数据重获电路(Decision Feedback Equalizer Data Recovery
Circuit，以下简称为「DFE数据重获电路」)130(诸如单一分接头(1-Tap)DFE
数据重获电路)、一频率重获电路140、与一解复用任务(Demultiplexing)模
块150。本实施方式中，该DFE数据重获电路130可包含多个锁存器(Latch)
且该解复用任务模块150可包含多个解复用任务器(Demultiplexer)、相关的
切换电路、及/或至少一解序列器(Deserializer)，以输出信号DLEV、DATA、
与EDGE各自的位DLEV[(M-1):0]、DATA[(M-1):0]、与EDGE[(M-1):0]，其中
位数M的数值大小可为10。又例如：DFE数据重获电路130与解复用任务模
块150可整合在同一模块，诸如包含多个锁存器、多个解复用任务器、相关的
切换电路、及/或至少一解序列器等组件之一混合(Hybrid)模块，以输出信
号DLEV、DATA、与EDGE各自的位DLEV[(M-1):0]、DATA[(M-1):0]、与
EDGE[(M-1):0]。
依据本实施例，该线性均衡器110用来对其所接收的数据(以下简称为「接
收数据」)进行等化，而适应性控制电路120用来进行适应性控制。该DFE数
据重获电路130用来进行数据重获，其中在适应性控制电路120的控制下，
DFE数据重获电路130可动态地侦测多个数据型样(Data Pattern)的多个当前
位准，其中每一数据型样包含一先前位准、一当前位准、与一下一位准。此外，
该适应性控制电路120可依据该些数据型样的当前位准来动态地计算/调整
多个数据判断位准中之一个或多个数据判断位准VTH以供资料判断使用，其
中某(些)数据判断位准VTH(即该多个数据判断位准中的至少一部分数据
判断位准)不等于零，且该些数据判断位准VTH依照该些数据型样的该些当
前位准来动态地调整，以提升来自DFE数据重获电路130的数据的信号噪声
比(Signal-to-Noise Ratio，SNR)。
请注意，以上揭露架构中设有反馈路径以将信号DLEV、DATA、与EDGE
输入至适应性控制电路120，且该适应性控制电路120可依据信号DLEV、
DATA、与EDGE对线性均衡器110与DFE数据重获电路130进行适应性控制。
例如：适应性控制电路120可传送句柄(如数字码)至该线性均衡器110与DFE
数据重获电路130，其中该线性均衡器110与DFE数据重获电路130备有某些
数字模拟转换器(Digital-to-Analog Converter，以下简称为「DAC」)以便将该
些句柄转换为线性均衡器110与DFE数据重获电路130的相关控制信号。又
例如：适应性控制电路120产生句柄(诸如数字码)，且利用其内的某些DAC
将该些句柄转换为用来控制线性均衡器110与DFE数据重获电路130的相关
控制信号。
请参阅图1B，其为图1A所示的装置在一实施例中所涉及的等化方案的响
应曲线示意图，其中横轴代表时间，曲线为响应曲线50。在本实施例中，借
助基于图1A所示架构的信号噪声比提升机制，装置100可依据一等化方案来
妥善地运作，这是因为该信号噪声比提升机制可提供较精确的反馈信息至该适
应性控制电路120，以适应性地控制该线性均衡器110。尤其是，装置100可
进行适应性等化，以通过调整分别对应于某些取样时间点的控制点52、54、
56、与58的至少一部分(例如：一部分或全部)来更正该响应曲线50，其中
该时间以「单位间距」(Unit Interval，以下简称为「U.I.」；例如：对应于该接
收数据的数据比特率之一时期)为单位来量测，因此，横轴标示为「时间
[U.I.]」。例如：控制点58(或控制点52)与响应曲线50的对称轴之间的水平
距离等于1.5U.I.(其在图1B中标示为「1.5」)。依据本实施例，通过进行适
应性等化，装置100可将控制点52与58控制为零。于是，符元间干扰(Inter
Symbol Interference，以下简称为「ISI 」)可被消除。请注意，本实施例的响应
曲线50是对称的。这只是为了说明发明目的而已，并非对本发明的限制。依
据本实施例的某些变化，响应曲线50不必是对称的，且图1B所示的虚线(例
如：通过响应曲线50的最大值的垂直线)可称为参考线或参考轴。为了简明
起见，在以下实施例/变化中，对称曲线(诸如图1B所示的对称曲线)被举
为上述响应曲线50的例子。
图2A为依据本发明一实施例的用来进行适应性等化的方法910的流程
图。该方法可应用在图1A所示的装置100，尤其是应用在适应性控制电路120
中。该方法说明如下：
在步骤912中，在适应性控制电路120的控制下，DFE数据重获电路130
动态地侦测多个数据型样的多个当前位准，其中每一数据型样包含一先前位
准、一当前位准、与一下一位准。
在步骤914中，适应性控制电路120依据该些数据型样的该些当前位准动
态地计算/调整多个数据判断位准以供资料判断使用，其中该多个数据判断位
准VTH中的至少一部分数据判断位准不等于零，且该多个数据判断位准VTH
依照该些数据型样的该些当前位准来动态地调整，以提升来自DFE数据重获
电路130的数据的信号噪声比。例如：该些数据型样可包含一第一数据型样与
一第二数据型样，且适应性控制电路120可依据对应于该第一数据型样的当前
位准以及对应于该第二数据型样的当前位准，来计算该多个数据判断位准中之
一第一数据判断位准VTH。
尤其是，对应于该第一数据型样的当前位准以及对应于该第二数据型样的
当前位准分别属于不同的逻辑值(例如：不同的逻辑值0与1，或不同的逻辑
值1与0)。更明确而言，适应性控制电路120可计算该第一数据型样的当前
位准以及该第二数据型样的当前位准的平均值，以产生该第一数据判断位准。
实际操作中，该适应性控制电路120可将该第一数据判断位准反向(Invert)，
以产生该多个数据判断位准中之一第二数据判断位准VTH。例如：该第一数
据型样是一「高-高-低」数据型样(High-High-Low Data Pattern，以下简称为
「HHL数据型样」；其先前位准、当前位准、与下一位准分别为高位准、高位
准、与低位准)，且该第二数据型样是一「高-低-高」数据型样(High-Low-High
Data Pattern，以下简称为「HLH数据型样」；其先前位准、当前位准、与下一
位准分别为高位准、低位准、与高位准)。
如此，如图2B所示，图2A所示的方法910在一实施例中，该适应性控
制电路120计算该HHL数据型样(例如：图2C所绘示的数据型样「H-H-L」，
其先前位准、当前位准、与下一位准分别标示为「H」、「H」、与「L」)的当前
位准212以及该HLH数据型样(例如：图2D所绘示的数据型样「H-L-H」，
其先前位准、当前位准、与下一位准分别标示为「H」、「L」、与「H」)的当前
位准216的平均值222以产生第一数据判断位准VTH，且另将该第一数据判断
位准反向以产生第二数据判断位准-VTH。又例如：该第一数据型样是一「低-
低-高」数据型样(Low-Low-High Data Pattern，以下简称为「LLH数据型样」；
其先前位准、当前位准、与下一位准分别为低位准、低位准、与高位准)，且
该第二数据型样是一「低-高-低」数据型样(Low-High-Low Data Pattern，以
下简称为「LHL数据型样」；其先前位准、当前位准、与下一位准分别为低位
准、高位准、与低位准)。如此，适应性控制电路120计算该LLH数据型样(例
如：图2E所绘示的数据型样「L-L-H」，其先前位准、当前位准、与下一位准
分别标示为「L」、「L」、与「H」)的当前位准218以及该LHL数据型样(例
如：图2F所绘示的数据型样「L-H-L」，其先前位准、当前位准、与下一位准
分别标示为「L 」、「H 」、与「L 」)的当前位准214的平均值228以产生第一数
据判断位准VTH，且另将该第一数据判断位准VTH反向以产生第二数据判断
位准-VTH。这只是为了说明发明目的而已，并非对本发明的限制。依据本实
施例的某些变化，对应于该第一数据型样的当前位准以及对应于该第二数据型
样的当前位准属于相同的逻辑值(例如：相同的逻辑值0，或相同的逻辑值1)。
更明确而言，在这些变化中，适应性控制电路120可计算该第一数据型样的当
前位准以及该第二数据型样的当前位准之间的差值，以产生该多个数据判断位
准中的第一数据判断位准VTH。例如：该第一数据型样是一HHL数据型样，
且该第二数据型样是一LHL数据型样。如此，适应性控制电路120计算该HHL
数据型样的当前位准以及该LHL数据型样的当前位准之间的差值，以产生该
多个数据判断位准VTH与-VTH中的该第一数据判断位准，诸如判断位准VTH，
且另将该第一数据判断位准VTH反向以产生该第二数据判断位准-VTH，其中
该差值可等于或近似在上述的平均值222。又例如：该第一数据型样是一LLH
数据型样，且该第二数据型样是一HLH数据型样。如此，适应性控制电路120
计算该LLH数据型样的当前位准以及该HLH数据型样的当前位准之间的差
值，以产生该多个数据判断位准VTH与-VTH中的该第一数据判断位准，诸如判
断位准-VTH，且另将该第一数据判断位准-VTH反向以产生该第二数据判断位
准，诸如判断位准VTH，其中该差值可等于或近似在上述的平均值228。
如图2B所示，零位准附近的交点，诸如这些重叠的曲线的交点231、232、
与233，通常被用来作为频率重获锁定相位(例如：频率重获电路140所进行
的频率重获的锁定相位)。请注意，DFE数据重获电路130的数据判断时机(或
时间点)通常被安排在上述的频率重获锁定相位中的两者之间的中心点，诸如
两频率重获锁定相位231与232之间的中心点。另外，两眼241与242分别对
应于两个部分响应(Partial Response)。例如：上面的眼241对应于一个高部
分响应，尤其是各种数据型样当中其先前位准为高位准者(例如：HHL数据
型样与HLH数据型样)的高部分响应，其中该高部分响应亦可称为高先前位
准部分响应。又例如：下面的眼242对应于一个低部分响应，尤其是各种数据
型样当中其先前位准为低位准者(例如：LLH数据型样与LHL数据型样)的
低部分响应，其中该低部分响应亦可称为低先前位准部分响应。
如此，适应性控制电路120分别针对这两个部分响应来动态地计算不同的
数据判断位准。例如：在该第一数据判断位准大于该第二数据判断位准的状况
下(例如：该第一数据判断位准VTH为正值而该第二数据判断位准为负值)，
适应性控制电路120针对该高先前位准部分响应动态地计算该第一数据判断
位准，且针对该低先前位准部分响应动态地计算该第二数据判断位准。又例如：
在该第一数据判断位准小在该第二数据判断位准的状况下(例如：该第一数据
判断位准为负值且该第二数据判断位准为正值)，适应性控制电路120针对该
低先前位准部分响应动态地计算该第一数据判断位准，且针对该高先前位准部
分响应动态地计算该第二数据判断位准。
依据本实施例，DFE数据重获电路130可依据该多个数据判断位准的至少
一先前版本位准(即该多个数据判断位准当中某(些)数据判断位准的先前版
本；例如：数据判断位准VTH与-VTH的某(些)先前版本)，动态地侦测多个
数据型样的当前位准(例如：当前位准212、214、216、与218)。随着时间流
逝，DFE数据重获电路130动态地更新该多个数据判断位准诸如数据判断位准
VTH与-VTH。于是，当有需要时，DFE数据重获电路130总是可以正确地侦测
对应于任何数据型样的任何当前位准，诸如对应于上述该些数据型样中之一者
的任何当前位准。
图3A至图3B分别为图2A所示的方法910在一实施例中所涉及的相关信
号的时序图之一第一部分310与一第二部分320，其中第一部分310绘示上述
的至少一解序列器中的至少一半速(Half Rate)一对二解序列器的运作，以供
实施图1A所示的架构，且第二部分320绘示上述的至少一解序列器中的至少
一二对十位移缓存器解序列器的运作，以供实施图1A所示的架构。
如图3A所示，信号DLEV与DATA当中所绘示的数值诸如{0，1，2，3，4，5，
6，7，8，9，0，1，2，3，4，...}用来表示其各个周期，而非代表信号DLEV与DATA
所载的数值。另外，符号C0与C90分别代表具有零相位之一频率信号以及具
有90度相位之一相关频率信号，且符号CLK_DIV5代表另一频率信号，其中
频率信号CLK_DIV5的频率等于频率信号C0与C90的频率的五分之一。请注
意，分别具有180度相位与270度相位的额外的两个频率信号C180、C270可
透过将频率信号C0与C90反向而取得。例如：这些频率信号可由频率重获电
路140所产生。此外，某些锁存器诸如上述用来实施图1A所示架构的锁存器
之一部分可被用来分别依据频率信号C0与C180来锁存边缘值{E0，E2，E4，E6，
E8}与{E1，E3，E5，E7，E9}。相仿地，某些其它锁存器诸如上述用来实施图1A
所示架构的锁存器的另一部分可被用来分别依据频率信号C90与C270来锁存
数据值{D0，D2，D4，D6，D8}与{D1，D3，D5，D7，D9}。
如此，上述的半速一对二解序列器对第一部分310的上半部中所绘示的边
缘值{E0，E2，E4，E6，E8}与{E1，E3，E5，E7，E9}以及数据值{D0，D2，D4，D6，
D8}与{D1，D3，D5，D7，D9}进行解串行化(Deserialize)，以输出多个解序列结
果(Deserialized Result)，诸如第一部分310的下半部中所绘示的边缘值{E0，E2，
E4，E6，E8}与{E1，E3，E5，E7，E9}以及数据值{D0，D2，D4，D6，D8}与{D1，D3，
D5，D7，D9}。请注意，用来取得第一部分310的下半部中所绘示的资料值{D0，
D2，D4，D6，D8}与{D1，D3，D5，D7，D9}的方法亦可用来取得信号DLEV的各
个数值{DLEV0，DLEV2，DLEV4，DLEV6，DLEV8}与{DLEV1，DLEV3，
DLEV5，DLEV7，DLEV9}。
如图3B所示，符号DLEV[9:0]、DATA[9:0]、与EDGE[9:0]分别代表：在
位数M等于10的状况下，上述信号DLEV、DATA、与EDGE各自的位元
DLEV[(M-1):0]、DATA[(M-1):0]、与EDGE[(M-1):0]的当前值。另外，符号
Pre_DLEV[9:0]、Pre_DATA[9:0]、与Pre_EDGE[9:0]分别代表：在位数M等于
10的相同状况下，上述信号DLEV、DATA、与EDGE各自的位元
DLEV[(M-1):0]、DATA[(M-1):0]、与EDGE[(M-1):0]的先前值。请参考第二
部分320，上述的二对十位移缓存器解序列器对第一部分310的最上面两列
(Row)中所绘示的边缘值{E0，E2，E4，E6，E8}与{E1，E3，E5，E7，E9}(例如：
该半速一对二解序列器的某些解序列结果，诸如从该半速一对二解序列器所取
得的边缘值{E0，E2，E4，E6，E8}与{E1，E3，E5，E7，E9})进行解串行化，以输出
多个解序列结果诸如第二部分320的最右侧一行(Column)中所绘示的边缘
值{E0，E2，E4，E6，E8}与{E1，E3，E5，E7，E9}。请注意，在图3B所示的第二部
分320当中，这十列的边缘值分别对应于该二对十位移缓存器解序列器当中的
十个缓存器，其中以虚线绘示的边缘值(例如：第二部分320当中，除了最右
侧一行的外的边缘值)代表该二对十位移缓存器解序列器当中各个缓存器的瞬
时值(Transient Value)。
于是，装置100利用该二对十位移缓存器解序列器的解序列结果，诸如第
二部分320的最右侧一行中所绘示的边缘值{E9，E8，E7，E6，E5，E4，E3，E2，E1，
E0}，作为信号EDGE的各个位EDGE[9:0]的当前值。相似地，装置100可依
据相同方法取得解序列结果诸如数据值{D9，D8，D7，D6，D5，D4，D3，D2，D1，
D0}，且利用这些数据值{D9，D8，D7，D6，D5，D4，D3，D2，D1，D0}作为信号
DATA的各个位DATA[9:0]的当前值。另外，装置100可依据相同方法取得解
序列结果诸如数值{DLEV9，DLEV8，DLEV7，DLEV6，DLEV5，DLEV4，DLEV3，
DLEV2，DLEV1，DLEV0}，且利用这些数值{DLEV9，DLEV8，DLEV7，DLEV6，
DLEV5，DLEV4，DLEV3，DLEV2，DLEV1，DLEV0}作为信号DLEV的各个位
DLEV[9:0]的当前值。
可以理解，实际操作中，上述的至少一「半速一对二解序列器」可包含分
别针对边缘值解串行化与资料值解串行化的多个半速一对二解序列器，且上述
的至少一「二对十位移缓存器解序列器」可包含分别针对边缘值解串行化与资
料值解串行化的多个二对十位移缓存器解序列器。这只是为了说明发明目的而
已，并非对本发明的限制。该多个半速一对二解序列器可视为上述的至少一「半
速一对二解序列器」的不同的解串行化通道(例如：一边缘值解串行化信道与
一数据值解串行化信道)，且该多个二对十位移缓存器解序列器可视为上述的
至少一「二对十位移缓存器解序列器」的不同的解串行化通道(例如：一边缘
值解串行化信道与一数据值解串行化信道)。
图4为图2A所示的方法910在另一实施例中的实施细节。符号h0.5、h1.5、
h2.5、h3.5、...以及符号h-05、h-1.5、h-2.5、h-3.5、...代表响应曲线50相对于一考
虑中的数据位的响应曲线参数，而该考虑中的数据位例如：一列数据位D0、
D1、D2、D3、D4、D5、D6、...中的数据位D1；其中符号E1、E2、E3、E4、E5、
E6、E7、...用来代表可在信号DATA的边缘的时间点进行侦测的边缘值。例如：
该列数据位D0、D1、D2、D3、D4、D5、D6、...可为信号DATA的位元的至少
一部分。如图4所示，在考虑ISI效应的状况下，该些边缘值会带有其邻近的
数据位所贡献的成分。例如：边缘值E4与E5可透过下列方程式来表示：
E4＝D0*h3.5+D1*h2.5+D2*h1.5+D3*h0.5+D4*h-0.5+D5*h-1.5+D6*
h-2.5；以及
E5＝D0*h4.5+D1*h3.5+D2*h2.5+D3*h1.5+D4*h0.5+D5*h-0.5+D6*
h-1.5；
为了进行上述的适应性等化以将一非理想脉冲响应训练成一理想脉冲响
应，DFE数据重获电路130侦测该列数据位D0、D1、D2、D3、D4、D5、D6、...
的至少一部分数据位以及关联在该列数据位D0、D1、D2、D3、D4、D5、D6、...
之一列边缘值E1、E2、E3、E4、E5、E6、E7、...的至少一部分边缘值，且适应
性控制电路120在一特定数据型样被侦测到的状况下监控(Monitor)该列边
缘值中的该至少一部分边缘值之一线性组合是否等于一特定值(诸如零)，并
且据以调整线性均衡器110的至少一响应曲线参数(例如：上述的响应曲线参
数{h-0.5，h-1.5，h-2.5，h-3.5，...}与{h0.5，h1.5，h2.5，h3.5，...}中的至少一响应曲线参数)。
实际操作中，上述的线性组合可为该列边缘值中的该至少一部分边缘值的多个
正规化位准(Normalized Level)的总和。例如：在一「低-高-低-低-高-低-高」
数据型样(Low-High-Low-Low-High-Low-High Data Pattern，以下简称为
「LHLLHLH数据型样」；例如：以逻辑值0与1来表示的「0100101」数据型
样)被侦测到的状况下，诸如图5所示的状况下，该列边缘值中的该至少一部
分边缘值可包含边缘值E4与E5。又例如：在一「高-低-低-高-低-高」数据型
样(High-Low-Low-High-Low-High Data Pattern，以下简称为「HLLHLH数据
型样」；例如：以逻辑值0与1来表示的「100101」数据型样)被侦测到的状
况下，诸如图6所示的状况下，该列边缘值中的该至少一部分边缘值可包含边
缘值E4与E5。
请参考图5，假设该LHLLHLH数据型样的逻辑值{0，1，0，0，1，0，1}分别
对应于正规化位准{-1，1，-1，-1，1，-1，1}。如此，在数据位{D0，D1，D2，D3，D4，D5，
D6}分别被代换为正规化位准{-1，1，-1，-1，1，-1，1}的状况下，边缘值E4与E5
可表示如下：
E4＝-h3.5+h2.5-h1.5-h0.5+h-0.5-h-1.5+h-2.5；以及
E5＝-h4.5+h3.5-h2.5-h1.5+h0.5-h-0.5+h-1.5；
在本实施例中，响应曲线参数h4.5与h-2.5的影响力相较在上面这两个方程
式中的其它响应曲线参数而言是无足轻重的，且因此可被忽略。如此，边缘值
E4与E5可表示如下：
E4＝-h1.5+K；以及
E5＝-h1.5-K；
其中K＝-h3.5+h2.5-h0.5+h-0.5-h-1.5。于是，边缘值E4与E5的总和可表
示如下：
E4+E5＝-2*h1.5；
其中上面方程式显示：边缘值E4与E5的正规化位准的总和主要是对应于
响应曲线参数h1.5；而响应曲线参数h1.5在一理想响应曲线中应为零。如此，
通过监控该列边缘值中的该部分边缘值的正规化位准的上述总和(例如：边缘
值E4与E5的正规化位准的总和)是否等于零，适应性控制电路120可动态地
检查响应曲线50是否被妥善地等化了。由此，通过监控该列边缘值中的该部
分边缘值的正规化位准的上述总和是否等于零，该适应性控制电路120可动态
地调整线性均衡器110。
表1
D0
D1
D2
D3
E4
D4
E5
D5
D6
等化状态
ISI错误
0
1
0
0
0
1
0
0
1
欠补偿
1
0
1
0
0
0
1
1
0
1
不理会
0
0
1
0
0
1
1
0
0
1
不理会
0
0
1
0
0
1
1
1
0
1
过补偿
-1
请参考表1，表1包含在该LHLLHLH数据型样(例如：「0100101」数据
型样)被侦测到的状况下可取得的某些可能的映射结果。针对字段「ISI错误」，
映射结果「1」、「0」、与「-1」分别代表下列含义：「欠补偿」
(Under-Compensation)、「不理会」(Don’t Care)、与「过补偿」
(Over-Compensation)。通过利用表1，适应性控制电路120可动态地调整线
性均衡器110的参数，以使响应曲线参数h-1.5与h1.5为零，亦即，适应性控制
电路120可将图1B所示的控制点52与58控制成为零。例如，映射结果「1」
(在本实施例中表示「欠补偿」)指出：控制点52与58太高，且响应曲线参
数h-1.5与h1.5应当减少。又例如，映射结果「-1」(在本实施例中表示「过补偿」)
指出：控制点52与58太低，且响应曲线参数h-1.5与h1.5应当增加。
请参考图6，假设该HLLHLH数据型样的逻辑值{1，0，0，1，0，1}分别对应
于正规化位准{1，-1，-1，1，-1，1}。如此，在数据位{D0，D1，D2，D3，D4，D5}分别
被代换为正规化位准{1，-1，-1，1，-1，1}的状况下，边缘值E4与E5可表示如下：
E4＝h3.5-h2.5-h1.5+h0.5-h-0.5+h-1.5；以及
E5＝h4.5-h3.5-h2.5+h1.5-h0.5+h-0.5；
在本实施例中，响应曲线参数h4.5与h-1.5的影响力相较在上面这两个方程
式中的其它响应曲线参数而言是无足轻重的，且因此可被忽略。如此，边缘值
E4与E5可表示如下：
E4＝-h2.5+K’；以及
E5＝-h2.5-K’；
其中K’＝h3.5-h1.5+h0.5-h-0.5。于是，边缘值E4与E5的总和可表示如下：
E4+E5＝-2*h2.5；
其中上面这个方程式显示：边缘值E4与E5的正规化位准的总和主要是对
应于响应曲线参数h2.5；而响应曲线参数h2.5在一理想响应曲线中应为零。如
此，通过监控该列边缘值中的该部分边缘值的正规化位准的上述总和(例如：
边缘值E4与E5的正规化位准的总和)是否等于零，适应性控制电路120可动
态地检查响应曲线50是否被妥善地等化了。由于监控该列边缘值中的该部分
边缘值的正规化位准的上述总和是否等于零，适应性控制电路120可动态地调
整线性均衡器110。
表2
D0
D1
D2
D3
E4
D4
E5
D5
等化状态
ISI错误
1
0
0
1
0
0
0
1
欠补偿
1
1
0
0
1
1
0
0
1
不理会
0
1
0
0
1
0
0
1
1
不理会
0
1
0
0
1
1
0
1
1
过补偿
-1
请参考表2，表2包含在该HLLHLH数据型样(例如：「100101」数据型
样)被侦测到的状况下可取得的某些可能的映射结果。相仿地，针对字段「ISI
错误」，映射结果「1」、「0」、与「-1」分别代表下列含义：「欠补偿」、「不理
会」、与「过补偿」。通过利用表2，适应性控制电路120可动态地调整线性均
衡器110的参数，以使响应曲线参数h-2.5与h2.5为零，亦即，适应性控制电路
120可将某些其它控制点(例如：相对于响应曲线50的对称轴的水平距离为
2.5U.I.的处的控制点)控制成为零。例如，映射结果「1」(在本实施例中表示
「欠补偿」)指出：相对于响应曲线50的对称轴的水平距离为2.5U.I.的处的
控制点太高，且响应曲线参数h-2.5与h2.5应当减少。又例如，映射结果「-1」
(在本实施例中表示「过补偿」)指出：相对于响应曲线50的对称轴的水平距
离为2.5U.I.的处的控制点太低，且响应曲线参数h-2.5与h2.5应当增加。
表3
表4
表3与表4为图2A所示的方法910在一实施例中的实施细节。基于表3
与表4，适应性控制电路120可监控信号DATA与DLEV以分别调整另外两个
位准VHHL与VLHL，以供分别决定信号DLEV中的位元DLEV[9，7，5，3，1]与
DLEV[8，6，4，2，0]的新版本使用。
例如：该第一数据型样是一HHL数据型样，且该第二数据型样是一LHL
数据型样。如此，适应性控制电路120可计算该HHL数据型样的当前位准212
(例如：位准VHHL)以及该LHL数据型样的当前位准214(例如：位准VLHL)
之间的差值222’，以产生该多个数据判断位准VTH与-VTH中的该第一数据判断
位准，诸如判断位准VTH，且另将该第一数据判断位准反向以产生该第二数据
判断位准诸如判断位准-VTH，其中判断位准VTH以及两位准VHHL与VLHL之间
的关可表示如下：
VTH＝(VHHL-VLHL)/2；
实际操作中，适应性控制电路120可分别将信号DATA与DLEV中相对
应的位的逻辑值(例如：位D[0]、D[1]、D[2]、DLEV[1])施加在(或代入)
表3的字段{D[0]，D[1]，D[2]，DLEV[1]}，以取得字段「VHHL」当中可能的映射
结果中之一者。针对字段「VHHL 」，映射结果「1」、「0」、与「-1」分别代表下
列含义：「下」(DOWN)、「不理会」、与「上」(UP)。例如：映射结果「1」(在
本实施例中表示「下」)指出位准VHHL相对于上述的当前位准212而言太低，
且因此应当增加。又例如：映射结果「-1」(在本实施例中表示「上」)指出位
准VHHL相对于上述的当前位准212而言太高，且因此应当减少。通过利用表
3，适应性控制电路120可动态地调整位准VHHL，以追上(或锁定在)该HHL
数据型样的当前位准212。
相仿地，适应性控制电路120可分别将信号DATA与DLEV中相对应的
位的逻辑值(例如：位D[0]、D[1]、D[2]、DLEV[1])施加在(或代入)表4
的字段{D[0]，D[1]，D[2]，DLEV[1]}，以取得字段「VLHL 」当中可能的映射结果
中之一者。针对字段「VLHL 」，映射结果「1」、「0」、与「-1」分别代表下列含
义：「下」、「不理会」、与「上」。例如：映射结果「1」(在本实施例中表示「下」)
指出位准VLHL相对于上述的当前位准214而言太低，且因此应当增加。又例
如：映射结果「-1」(在本实施例中表示「上」)指出位准VLHL相对于上述的
当前位准214而言太高，且因此应当减少。通过利用表4，适应性控制电路120
可动态地调整位准VLHL，以追上(或锁定在)该LHL数据型样的当前位准214。
图7A至图7C为图2A所示的方法910在其它实施例中的实施细节。图
7A所示的工作流程930用来侦测残余ISI(Residual ISI)，第7B图所示的工作
流程950以及图7C所示的工作流程970用来侦测数据型样，尤其是分别用来
侦测上述的HHL数据型样以及上述的LHL数据型样。
请参考图7A，在步骤932中，适应性控制电路120等待一个双边缘侦测
型样(Double Edge Detection Pattern)，诸如上述的LHLLHLH数据型样(例如：
图5所示实施例中的「0100101」数据型样)以及上述的HLLHLH数据型样(例
如：图6所示实施例中的「100101」数据型样)中的任一者。
在步骤934中，适应性控制电路120检查是否接收到该双边缘侦测型样。
当侦测到该双边缘侦测型样被接收到时，进入步骤936；否则，重新进入步骤
932。
在步骤936中，适应性控制电路120检查是否侦测到一ISI错误。当侦测
到该ISI错误，进入步骤938；否则，重新进入步骤932。例如：基于图5所
示的实施例及/或图6所示的实施例，当关于字段「ISI错误」的映射结果「1」
与「-1」被取得时，适应性控制电路120判断有ISI错误被侦测到。又例如：
基于图5所示的实施例及/或图6所示的实施例，当关于字段「ISI错误」的
映射结果「0」被取得时，适应性控制电路120判断没有ISI错误被侦测到。
在步骤938中，适应性控制电路120将映像结果传送至其内之一数字滤波
器，以便将映像结果转换为用来控制线性均衡器110之一数字码。例如：基于
图5所示的实施例及/或图6所示的实施例，当关于字段「ISI错误」的映射
结果「1」被取得时，适应性控制电路120将映像结果「1」传送至该数字滤波
器。又例如：基于图5所示的实施例及/或图6所示的实施例，当映射结果「-1」
关于字段「ISI错误」被取得时，适应性控制电路120将映像结果「-1」传送
至该数字滤波器。在执行步骤938的后，重新进入步骤932。
请参考第7B图，在步骤952中，适应性控制电路120等待上述的HHL
数据型样，而该HHL数据型样已揭露在表3所示的实施例中。
在步骤954中，适应性控制电路120检查是否接收到该HHL数据型样。
当侦测到该HHL数据型样被接收到时，进入步骤956；否则，重新进入步骤
952。
在步骤956中，适应性控制电路120检查是否DLEV[1]＝1。当DLEV[1]
＝1，进入步骤958-1；否则，进入步骤958-2。例如：基于表3所示的实施例，
当DLEV[1]＝1，适应性控制电路120判断有「下」方向之一VHHL错误被侦测
到。又例如：基于表3所示的实施例，当DLEV[1]＝0，适应性控制电路120
判断有「上」方向之一VHHL错误被侦测到。
在步骤958-1中，适应性控制电路120将映像结果「1」传送至其内之一
数字滤波器，以便将映像结果「1」转换为用来控制DFE数据重获电路130之
一数字码。实际操作中，第7B图所示实施例的数字滤波器可为图7A所示实
施例中所揭露的相同的数字滤波器、或是不同于图7A所示实施例所揭露者的
另一数字滤波器。例如：基于表3所示的实施例，当关于字段「VHHL 」的映射
结果「1」被取得时，适应性控制电路120将映像结果「1」传送至该数字滤波
器。在执行步骤958-1的后，重新进入步骤952。
在步骤958-2中，适应性控制电路120将映像结果「-1」传送至其内的数
字滤波器，以便将映像结果「-1」转换为用来控制DFE数据重获电路130之
一数字码。例如：基于表3所示的实施例，当关于字段「VHHL 」的映射结果「-1」
被取得时，适应性控制电路120将映像结果「-1」传送至该数字滤波器。在执
行步骤958-2的后，重新进入步骤952。
请参考图7C，在步骤972中，适应性控制电路120等待上述的LHL数据
型样，而该LHL数据型样已揭露在表4所示的实施例。
在步骤974中，适应性控制电路120检查是否接收到该LHL数据型样。
当侦测到该LHL数据型样被接收到时，进入步骤976；否则，重新进入步骤
972。
在步骤976中，适应性控制电路120检查是否DLEV[1]＝1。当DLEV[1]
＝1，进入步骤978-1；否则，进入步骤978-2。例如：基于表4所示的实施例，
当DLEV[1]＝1，适应性控制电路120判断有「下」方向之一VLHL错误被侦测
到。又例如：基于表4所示的实施例，当DLEV[1]＝0，适应性控制电路120
判断有「上」方向之一VLHL错误被侦测到。
在步骤978-1中，适应性控制电路120将映像结果「1」传送至其内之一
数字滤波器，以便将映像结果「1」转换为用来控制DFE数据重获电路130之
一数字码。实际操作中，图7C所示实施例的数字滤波器可为第7B图所示实
施例中所揭露的相同的数字滤波器。例如：基于表4所示的实施例，当关于字
段「VLHL」的映射结果「1」被取得时，适应性控制电路120将映像结果「1」
传送至该数字滤波器。在执行步骤978-1的后，重新进入步骤972。
在步骤978-2中，适应性控制电路120将映像结果「-1」传送至其内的数
字滤波器，以便将映像结果「-1」转换为用来控制DFE数据重获电路130之
一数字码。例如：基于表4所示的实施例，当关于字段「VLHL 」的映射结果「-1」
被取得时，适应性控制电路120将映像结果「-1」传送至该数字滤波器。在执
行步骤978-2的后，重新进入步骤972。
本发明的方法与相关装置能满足大范围的运作条件。另外，针对等化与数
据重获等两者的适应性控制机制，本发明的方法与相关装置能保证：基于本发
明方法所实施的HDMI接收器具有高效能、高可靠度、以及高保真度。此外，
基于本发明所揭露的实施例/变化，该HDMI接收器可适应性地针对流入数据
比特率(Stream-In Data Rate)来调整其回路频率响应。
虽然本发明已以较佳实施方式揭露如上，然其并非用以限定本发明，任何
所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因
此本发明的保护范围应以权利要求所界定的范围为准。