《半导体装置和图像处理方法.pdf》由会员分享，可在线阅读，更多相关《半导体装置和图像处理方法.pdf（30页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103176928 A (43)申请公布日 2013.06.26 CN 103176928 A *CN103176928A* (21)申请号 201210529893.X (22)申请日 2012.12.07 2011-268705 2011.12.08 JP G06F 13/18(2006.01) (71)申请人 瑞萨移动公司 地址 日本东京都 (72)发明人 浜崎博幸 中村淳 小池学 城户英彰 金川信康 (74)专利代理机构 北京市金杜律师事务所 11256 代理人 酆迅 庞淑敏 (54) 发明名称 半导体装置和图像处理方法 (57) 摘要 本发明涉及半导体装置和。
2、图像处理方法。根 据本发明， 一种图像处理设备包括 ： 图像处理单 元， 其根据一个图像数据计算两种类型的图像数 据并且输出计算的图像数据 ； 数据组合单元， 其 组合从所述图像处理单元提供的两种类型的数据 并且向一个端子输出组合数据 ； 输出缓存器， 其 根据从用于仲裁总线的总线仲裁装置提供的指 令， 调节所述组合数据的输出定时 ； 以及数据分 布单元， 其根据外部组合分布指令， 以组合数据的 形式向所述总线输出从输出缓存器输出的组合数 据， 或者分布所述组合数据并且将分布的数据输 出到所述总线。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 13 页 附图 14 。
3、页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书13页 附图14页 (10)申请公布号 CN 103176928 A CN 103176928 A *CN103176928A* 1/2 页 2 1. 一种半导体装置， 包括 ： 图像处理单元， 其包括至少两个输出端子 ； 数据组合单元， 其组合来自所述图像处理单元的至少两个输出端子的数据， 并且向端 子输出组合数据， 该端子的数目小于所述图像处理单元的输出端子的数目 ； 输出缓存器， 其根据从用于仲裁总线的总线仲裁装置提供的指令， 调节所述组合数据 的输出定时 ； 以及 数据分布单元， 其根据外部组合分布指。
4、令， 以所述组合数据的形式向所述总线输出从 所述输出缓存器输出的所述组合数据， 或者分布所述组合数据并且向所述总线输出所分布 的数据。 2. 一种半导体装置， 包括 ： 图像处理单元， 其包括至少两个输出端子 ； 数据组合单元， 其输出通过组合来自所述图像处理单元的所述至少两个输出端子的数 据而获得的组合数据 ； 输出缓存器， 其根据从用于仲裁总线的总线仲裁装置提供的指令， 调节所述组合数据 的输出定时， 所述输出缓存器的数目小于所述图像处理单元的所述输出端子的数目 ； 以及 数据分布单元， 其根据外部组合分布指令， 以组合数据的形式向所述总线输出从所述 输出缓存器输出的所述组合数据， 或者分。
5、布该组合数据并且向所述总线输出所分布的数 据。 3. 根据权利要求 1 所述的半导体装置， 其中针对所述数据组合单元的每个输出端子提 供所述输出缓存器。 4. 根据权利要求 1 所述的半导体装置， 其中所述数据分布单元包括 ： 数据分割单元， 其分割从所述输出缓存器提供的所述组合数据 ； 以及 选择器， 其基于所述组合分布指令， 选择和输出所述组合数据或者由所述数据分割单 元分割的分割数据。 5. 根据权利要求 4 所述的半导体装置， 其中所述数据分布单元还包括地址生成单元， 其基于所述组合分布指令， 生成所述组合数据或所述分割数据的地址。 6. 根据权利要求 4 所述的半导体装置， 其中所述。
6、数据分布单元还包括数据分布调节单 元， 其将由所述数据分割单元分割的数据调节为预定大小。 7. 根据权利要求 5 所述的半导体装置， 其中所述地址生成单元包括 ： 基础地址生成单元， 其生成基础地址 ； 偏移赋予单元， 其将偏移赋予所述基础地址 ； 以及 第一选择器， 其选择和输出由所述基础地址生成单元生成的所述基础地址以及通过在 偏移赋予单元中将所述偏移赋予所述基础地址而获得的偏移地址其中之一。 8. 根据权利要求 7 所述的半导体装置， 其中 所述图像处理单元针对一个像素生成至少两个计算结果， 以及 所述地址生成单元还包括赋予不同偏移值的多个类型的偏移赋予单元， 以及第二选择 器， 所述第。
7、二选择器选择是将所述基础地址和由所述多个偏移赋予单元生成的多个偏移地 址作为所述分割数据的分割地址输出， 还是将所述基础地址作为所述组合数据的组合地址 输出。 权 利 要 求 书 CN 103176928 A 2 2/2 页 3 9. 一种处理图像的方法， 所述方法包括 ： 图像数据计算步骤， 用于通过使用图像处理单元计算至少两种类型的图像数据 ； 组合步骤， 用于组合在所述图像数据计算步骤中计算的所述至少两种类型的图像数 据 ； 缓存步骤， 用于向一个输出缓存器提供在所述组合步骤中组合的组合数据， 并且缓存 所述组合数据直至从总线仲裁装置发出输出许可 ； 以及 数据分布步骤， 用于基于组合分。
8、布指令， 以所述组合数据的形式向总线输出被许可从 所述输出缓存器输出的所述组合数据， 或者分布所述组合数据并且向所述总线输出所分布 的数据。 10. 根据权利要求 9 所述的方法， 其中所述数据分布步骤包括 ： 数据分割步骤， 用于分割从所述输出缓存器提供的组合数据 ； 以及 输出步骤， 用于基于所述组合分布指令， 选择和输出所述组合数据或者在所述数据分 割步骤中分割的分割数据。 11. 根据权利要求 10 所述的方法， 其中所述数据分布步骤包括地址生成步骤， 用于基 于所述组合分布指令， 生成所述组合数据或者所述分割数据的地址。 12. 根据权利要求 11 所述的方法， 其中在所述地址生成步。
9、骤中， 所述组合数据和所述 分割数据的地址通过以下来生成 ： 生成基础地址， 通过将偏移赋予所述基础地址来生成偏 移地址， 以及选择和输出所述基础地址和所述偏移地址其中之一。 13. 根据权利要求 12 所述的方法， 其中在所述地址生成步骤中， 通过将具有不同值的偏移赋予所述基础地址， 生成多个类型的偏移地址， 以及 根据所述组合分布指令， 将所述基础地址和所述多个偏移地址作为所述分割数据的分 割地址连续地输出， 或者将所述基础地址作为所述组合数据的组合地址输出。 14. 一种信息处理设备， 包括 ： 存储器接口， 其连接到外部存储器 ； 半导体装置， 其通过总线连接到所述存储器接口 ； 总线。
10、仲裁单元， 其仲裁所述总线 ； 以及 通用运算单元， 其控制所述半导体装置， 其中所述半导体装置包括 ： 图像处理单元， 其包括至少两个输出端子 ； 数据组合单元， 其组合来自所述图像处理单元的所述至少两个输出端子的数据， 并且 向端子输出组合数据， 该端子的数目小于所述图像处理单元的输出端子的数目 ； 输出缓存器， 其根据从仲裁所述总线的总线仲裁单元提供的指令， 调节所述组合数据 的输出定时 ； 以及 数据分布单元， 其根据从所述通用运算单元提供的组合分布指令， 以所述组合数据的 形式向所述总线输出从所述输出缓存器提供的所述组合数据， 或者分布所述组合数据并且 向所述总线输出所分布的数据。 。
11、15. 根据权利要求 14 所述的信息处理设备， 还包括连接到外部图像拾取装置的照相机 接口。 权 利 要 求 书 CN 103176928 A 3 1/13 页 4 半导体装置和图像处理方法 0001 相关申请的交叉引用 0002 本申请基于在 2011 年 12 月 8 日提交的日本专利申请 No.2011-268705， 并且主张 该日本专利申请的优先权利益， 该日本专利申请的公开内容通过引用全部结合于此。 技术领域 0003 本发明涉及适合于例如汽车导航系统等的半导体装置和图像处理方法。 背景技术 0004 在诸如汽车导航设备 ( 下文中也简单地称为车辆导航 ) 的车载信息终端中， 期。
12、望处理更高质量的多媒体并且展现更高质量的图形性能。结果， 安装在车载信息终端的 半导体装置， 诸如 SoC( 片上系统 )， 需要具有更高性能图像处理功能， 并且因此各式各样的 研究和发展正在进行之中。日本未审专利申请公开 No.2002-204347、 日本未审专利申请公 开 No.2005-11520 以及日本专利 No.2827258 公开了与图像处理有关的技术。 发明内容 0005 本申请的发明人已经发现， 在具有图像处理功能的半导体装置的研发中有各种问 题有待解决。 本申请中公开的每个实施例提供了一种具有高质量图像处理功能的半导体装 置以及一种图像处理方法。 0006 通过本说明书和。
13、附图的下述描述， 将理解更多的细节特征。 0007 本发明的第一方面为一种包括输出缓存器的半导体装置。 0008 本发明的另一方面为一种信息处理设备， 其包括 ： 包括输出缓存器的半导体装置 ； 以及总线， 其执行此半导体装置和外部或内部存储器之间的数据交换。 0009 本发明能够提供一种具有高质量图像处理功能的半导体装置以及一种图像处理 方法。 附图说明 0010 通过结合附图对某些实施例的下述描述， 上述及其它方面、 优点和特征将更加清 楚， 在附图中 ： 0011 图 1A 为示出根据本发明第一实施例的半导体装置的概念图示 ； 0012 图 1B 为示出其上安装有根据本发明第二实施例的半。
14、导体装置的系统 LSI 的框 图 ； 0013 图 2 为用于说明在针对一个像素计算两个或更多个数据的情况下的存储器映射 的图示 ； 0014 图 3 示出包括图像处理单元、 存储器和通用运算单元的系统 LSI 的示例 ； 0015 图 4 示出数据分布单元 104 的特定示例 ； 0016 图 5 为用于说明数据分割单元 111 的操作的图示 ； 说 明 书 CN 103176928 A 4 2/13 页 5 0017 图 6 为示出输出格式为组合输出 201 格式的情形的时序图 ； 0018 图 7 为示出从数据分割单元 111 到数据分割调节单元 112 的定时的时序图 ； 0019 图。
15、 8 示出根据本发明第三实施例的数据分布单元 104 的细节 ； 0020 图 9 为示出数据分布单元 104 中的信号和缓存器的值的时序图 ； 0021 图 10 示出数据组合单元 102 的配置的示例 ； 0022 图 11 示出输出缓存器的配置的示例 ； 0023 图 12 为示出输出缓存器的操作的流程图 ； 以及 0024 图 13A 至 13C 为用于说明图像处理单元的数据输出方法的图示， 并且示出多个数 据被输出的情形(分布输出)、 多个数据被联合地输出的情形(组合输出)以及可以分别处 理分布输出和组合输出的情形。 具体实施方式 0025 在下文中， 参考附图来说明应用本发明的特定。
16、实施例。 在所有附图中， 相同的标记 被指派给相同的部件， 并且为了使说明清晰而适当地省略了对它们的重复说明。 0026 0027 存在这样的情形， 其中期望在针对一个输入图像执行某个处理时， 从该一个图 像获得多个图像输出。例如， 存在这样的情形， 其中期望从一个输入图像获得 ： 通过在 纵向方向上对输入图像微分获得的一个图像， 以及通过在横向方向上对输入图像微分 获得的另一个图像。作为另一示例， 在哈里斯 (Harris) 角点检测中 ( 参见 Masatoshi OKUTOMI， Masao SHIMIZU 等人的 Digital Image Processing Computer Gr。
17、aphic Arts Society(CG-ARTS Society)2004)， 需要获得一个输入图像的三个输出值， 这些输出值包 括纵向微分的平方， 横向微分的平方以及纵向微分和横向微分的乘积作为该计算的中间 值。 0028 图 2 为用于说明在针对一个像素计算两个或更多个数据的情况下存储器映射的 图示。在类似于此的情况下， 作为如图 2 所示的输出方案， 存在两个可能方案， 所述可能方 案包括 ： 其中多个输出值a和b作为一个像素被连续地布置和输出的方案(下文中 此输出方案称为组合输出 ( 图 2 中 201)， 以及其中它们作为不同图像 a和 b 被输出的方案 ( 下文中此输出方案称为。
18、分布输出 ( 图 2 中 202)。注意， 对于组合输 出 201 的情形， 存储器 203 上的映射变为映射 204。另外， 对于分布输出 202 的情形， 存储器 203 上的映射变为映射 205 和 206。 0029 作为在组合输出格式中生成的图像的示例， 存在这样的情形， 其中像素值的颜色 分量按照 B( 蓝 )、 G( 绿 ) 和 R( 红 ) 的顺序针对每个像素被存储在存储器上， 如同位图图像 格式的情形那样。 0030 图 2 所示的上述组合输出 201 和分布输出 202 中的每种具有下述优点和缺点。首 先， 当多个输出 ( 在此示例中假设输出数据的数目为 2) 被联合地计算。
19、时， 组合输出方案是 有利的。图 3 示出包括图像处理单元、 存储器和通用运算单元的系统 LSI 的示例。如图 3 所示， 系统 LSI 300 包括图像处理硬件 301、 具有高速缓存器 305 的通用运算单元 302、 以及 外部存储器 303。另外， 这些部件共享总线 304。 0031 在组合输出中， 两个数据被连续地布置。因此， 当它们由图 3 所示的通用运算单元 说 明 书 CN 103176928 A 5 3/13 页 6 302 计算时， 高速缓存器 305 的命中率高并且因而计算效率高。另外， 当它们由图像处理硬 件 301 处理时， 用于控制输入地址的机制比用于分布输出的机。
20、制简单。这是因为两个数据 被组合和存储在一个数据区域中。例如， 对于图 2 所示示例的情形， 在分布输出中， 由于图 像数据存储于两个不同地址区域中， 需要用于控制地址的两个机制。 0032 另一方面， 即使当输出值其中之一被连续地使用， 两个输出值通常都被读出， 因为 这两个输出被连续地布置在存储器空间中。因此， 图像处理硬件 301 或通用运算单元 302 与存储器 303 之间的数据传输的效率劣化。输出的数目越大， 这个问题变得越严重。然而， 如上所述， 当期望仅仅处理输出值其中一个时， 或者当期望各输出值单独被处理时， 分布输 出方案是优选的。 同时， 当期望各输出被联合地处理时， 分。
21、布输出方案的效率与组合输出方 案相比较差。 0033 因此， 作为本申请的发明人进行辛勤研究的结果， 已经发现一种具有如下图像处 理功能的半导体装置， 该图像处理功能能够按照可根据用户目的而选择性地使用这两种功 能的方式来实现这两种功能。 0034 0035 首先， 为了使本发明容易被理解， 下文中说明比较示例图像处理设备执行的数 据输出方法。在下述说明中， 在时间 t 彼此同步地从图像处理单元输出的两种类型数据 用 at和 bt表示。 0036 图 13A 至 13C 的图示用于说明由图像处理单元执行的数据输出方法， 并且示出多 个数据被输出的情形 ( 分布输出 )、 多个数据被联合地输出的。
22、情形 ( 组合输出 )， 以及可以 分别处理分布输出和组合输出的情形。下述说明是在这样的假设上进行 ： 图像处理单元 1301 针对一个像素计算两个计算结果 ( a和 b )。 0037 图 13A 至 13C 所示图像处理单元 1301 针对一个像素计算并且输出例如计算结 果 a和 b， 每个计算结果由 8 位组成。每个输出缓存器 1305、 1307 和 1309 连接到 具有 16 位总线宽度的总线， 并且在将其布置到 16 位的传输单元中之后将输出数据输出。 0038 首先， 如图 13A 所示， 当图像处理单元 1301 原样地输出计算结果时， 即， 对于分布 输出的情形， 需要准备。
23、两个输出缓存器 1305 和 1307 来输出这些计算结果。与此不同， 如图 13B 所示， 当图像处理单元 1301 包括数据组合单元 1303 时， 输出数据被数据组合单元 1303 转换成组合数据(由a和b组成的16位)， 并且因而使得可能将输出缓存器的数目 减小为 1， 即 1 个输出缓存器 1309。每个输出缓存器 1305、 1307 和 1309 均将数据输出到具 有 16 位的相同总线宽度的总线， 并且因而它们具有相同存储器容量。也就是说， 它们是有 相同大小的输出缓存器。 0039 如先前所述， 取决于图像处理类型， 组合输出在一些情形中会是优选的， 而分布输 出在另外情形中。
24、会是优选的。因此， 理想地， 图像处理设备应具有这两种输出功能。因此， 如图 13C 所示， 该配置被形成为具有数据组合单元 1303， 并且包括 ： 当图像处理单元 1301 的两个输出将去往输出缓存器 1305 和 1307 时输出它们所通过的数据路径 ( 日本专利 No.2827258)， 以及在其中数据组合单元 1303 对数据进行组合并且组合数据被输出到输出 缓存器 1309 的数据路径。 0040 也就是说， 该配置可以按下述方式形成。 为了具有分布输出功能， 输出缓存器设于 用于每个输出类型 ( 数目 ) 的存储器和硬件之间。另外， 为了具有组合输出功能， 组合单元 说 明 书 。
25、CN 103176928 A 6 4/13 页 7 设于输出缓存器前面， 使得数据被组合并且随后组合数据被输出到输出缓存器。 0041 利用此配置， 图像处理设备可以执行分布输出和组合输出二者。 然而， 此配置需要 具有 16 位的相同总线宽度的三个输出缓存器， 并且因而导致存储器容量、 电路尺寸和成本 增加的问题。 0042 0043 因此， 本申请的发明人发现了一种具有如下图像处理功能的半导体装置， 该图像 功能能够针对组合输出方案或者针对分布输出方案输出处理结果， 而不增加输出缓存器的 数目。图 1A 为示出根据本发明第一实施例的半导体装置的示意图。 0044 如图 1A 所示， 半导体。
26、装置包括图像处理单元 11、 数据组合单元 12、 输出缓存器 13 和数据分布单元 14。类似于上文参考图 13A 至 13C 说明的图像处理单元 1301， 图像处理单 元 11 针对一个像素输出两个 8 位计算结果 a和 b。数据组合单元 12 组合从图像 处理单元的两个输出端子输出的数据 a和 b， 并且将由总共 16 位组成的组合数据 输出到输出缓存器 13。输出缓存器 13 根据来自用于仲裁总线的总线仲裁装置 ( 未示出 ) 的指令， 调节组合数据的输出定时， 并且由此在根据来自总线仲裁装置的指令的定时， 将组 合数据输出到数据分布单元 14。数据分布单元 14 根据外部组合分布指。
27、令， 将从输出缓存 器13提供的组合数据按照原样作为16位数据输出到总线(未示出)， 或者将组合数据分布 ( 或重新布置 ) 为 16 位数据并且将分布的数据输出到总线。 0045 以此方式， 从图像处理单元 ( 图像处理硬件 )11 输出的多个输出结果被临时组合 ( 布置 ) 并且传输到随后的输出缓存器 13， 并且组合数据进一步从输出缓存器 13 传输到随 后的数据分布单元14。 随后， 该组合数据以组合数据的形式被发送到总线， 或者根据用途被 再次分割并且作为分布数据发送。因而， 有可能将数据调节成有效数据长度。另外， 包括组 合、 缓存和分割的这一系列过程在不使用外部存储器的情况下执行。
28、， 并且因而不使用总线 带宽。 0046 也就是说， 在此实施例中， 多个数据被临时组合从而被发送到输出缓存器 13， 而与 输出格式为分布输出格式还是组合输出格式无关。另外， 用于根据输出格式重新分布 ( 或 重新布置 ) 数据的装置设于输出缓存器 13 之后。结果， 有可能在小区域中实施输出缓存器 13 的机制。另外， 通过提供数据分布单元 14， 有可能以两种输出格式输出处理结果。此外， 由于该过程的执行不使用外部存储器， 因此可以以组合输出格式或者以分布输出格式执行 输出过程， 而不增大存储器和图像处理硬件之间的数据传输数量 / 数据处理时间。 0047 0048 接着说明根据本发明的。
29、第二实施例的半导体装置。图 1B 为示出其上安装有根据 本发明的第二实施例的半导体装置的系统 LSI 的框图。此系统 LSI 100 例如可以应用到诸 如汽车导航系统的图像处理设备。 0049 如图 1B 所示， 在系统 LSI 100 中， 图像处理设备 113、 通用运算单元 115、 连接到照 相机 117 的照相机接口单元 116、 连接到存储器 108 的外部存储器接口单元 107、 以及一组 其它模块 119 连接到总线 106， 使得它们彼此连接。在图 1B， 图像处理设备 113 和这组其它 模块 119 通过总线接口单元 105 连接到总线 106， 并且它们的数据传输的定时。
30、由此被调节。 也就是说， 总线接口单元 105 用作总线仲裁装置。 0050 注意， 通用运算单元 115、 照相机接口单元 116 和外部存储器接口单元 107 的每一 说 明 书 CN 103176928 A 7 5/13 页 8 个可包括在该单元与总线 106 之间的总线仲裁装置， 使得它们对存储器 108 的访问定时也 可以被仲裁。 0051 根据此实施例的图像处理设备 113 包括 ： 图像处理单元 101， 其包括两个输出端 子 ； 数据组合单元 102， 其组合来自图像处理单元 101 的两个输出端子的数据， 并且将组合 数据输出到一个端子 ； 输出缓存器 103， 其根据从用于。
31、仲裁总线的总线仲裁装置 ( 此示例中 总线接口单元 105) 提供的传输许可信号 D 118， 来调节组合数据的输出定时 ； 以及数据分 布单元 104， 其根据外部组合分布指令， 将从输出缓存器 103 提供的组合数据以组合数据的 形式输出到总线106(总线接口单元105)， 或者分布(或重新布置)该组合数据并且将分布 的数据输出到总线 106( 总线接口单元 105)。 0052 注意， 图像处理单元 101 的输出端子的数目， 即作为计算结果的数据输出的数目 不限于 2 个， 并且可以是 3 个或更多。数据组合单元 102 组合从图像处理单元 101 输出的 输出数据并且由此生成组合数据。
32、， 该组合数据的数目小于图像处理单元 101 的输出端子的 数目。另外， 数据组合单元 102 将组合数据输出到输出缓存器 103。输出缓存器 103 被单 独地提供给数据组合单元 102 的每个输出端子。由于数据组合单元 102 生成组合数据， 所 以输出缓存器 103 的数目可以减少。例如， 当图像处理单元 101 执行复杂操作并且由此针 对一个像素的生成四个处理结果时， 四个数据被输入数据组合单元 102。然而， 当这些数据 被组合到一个组合数据中时， 所需的输出缓存器 103 的数目为 1 个。当这些数据被组合到 两个组合数据中时， 所需的输出缓存器 103 的数目为 2 个。另外， 。
33、当这些数据被组合到三个 组合数据中时， 所需的输出缓存器 103 的数目为 3 个。在这些情形的任何一个中， 通过在数 据组合单元 102 处生成组合数据， 有可能将输出缓存器 103 的数目减少到比图像处理单元 101 的输出小的数目， 即小于 4 的数目。 0053 总线接口单元 105 除了连接到图像处理设备 113 之外， 还连接到这组其它模块 119， 并且通过参考每个模块的优先顺序等来执行对向总线的数据传输的仲裁。近年来， 通 过总线 106 连接到存储器 108 的模块的数目正在增大。因此， 总线接口单元 105 执行如下 过程， 该过程例如用于提高执行需实时执行处理的模块的优先。
34、级。 0054 随着近年来模块数目增大， 每个模块在执行向存储器 108 的数据传输之前保持等 待的等待时间也变得更长。因此， 每个图像处理设备 113 和这组其它模块 119 要求输出缓 存器容量对于类似于此的等待时间是足够的， 并且因而导致电路尺寸变得更大的问题。然 而， 如上所述， 在此实施例中， 由于数据组合单元 102 组合图像处理单元 101 的输出数据并 且将组合数据输出到一个输出端子， 因此所需的输出缓存器 103 的数目为仅仅一个。另外， 此组合数据按原样被输出， 或者由随后的数据分布单元 104 作为分布数据输出。因此， 可以 通过提供仅仅一个输出缓存器 103 来执行该输。
35、出过程， 而与输出格式是组合输出格式还是 分布输出格式无关。 0055 另外， 此实施例不限于图 1B 所示配置。例如， 照相机 117 可以直接连接到图像处 理设备 113， 或者图像处理设备 113 可以配备有照相机 117。另外， 图像处理设备 113 可以 连接到总线而在它们之间没有插入总线接口单元105。 在这样情况下， 可以提供用于仲裁从 每个模块向总线的数据输出定时的仲裁装置。 0056 0057 接着， 说明图像处理设备 113 的内部配置。图像处理设备 113 读取存储器 108 中 说 明 书 CN 103176928 A 8 6/13 页 9 存储的图像数据， 并且在图像。
36、处理单元 101 中执行特定计算。假设在此计算中， 图像处理单 元 101 在每个时间单位输出多个计算结果 ( 例如图 2 中 “a1” 和 “b1” )。此时间单位例如 基于图像处理单元101的操作频率来确定。 假设操作频率为100MHz并且图像处理单元101 可以在每个周期输出计算结果， 则时间单位为 10ns。然而， 根据此实施例的配置， 图像处理 单元 101 不一定需要在每个周期输出计算结果。 0058 通过随后的数据组合单元 102、 输出缓存器 103 和数据分布单元 104， 图像处理设 备 113 按照组合输出格式或者按照分布输出格式， 选择性地将处理结果输出到存储器 108。
37、。 0059 0060 随后的数据组合单元 102 接收上述多个计算结果并且将这些多个计算结果的群 组作为一个传输单元输出到随后的输出缓存器 103。例如， 假设每个输出由 8 位组成， 数据 “a1” 和 “b1” 在时间 t 2 从图像处理单元 101 输出。随后， 数据组合单元 102 将这些数据 “a1” 和 “b1” 一起放置在 16 位数据中， 并且将该 16 位数据发送到输出缓存器 103。 0061 图 10 示出数据组合单元 102 的配置的示例。如图 10 所示并且如上所述， 对于 8 位数据一起放置在 16 位数据中并且作为 16 位数据输出的情形， 数据组合单元 102。
38、 可以由 两个触发器 1001 形成。也就是说， 多个数据由多个触发器 1001 接收。随后， 它们被一起放 置在组合数据中， 并且该组合数据被输出到随后的输出缓存器 103。 0062 0063 接着， 说明输出缓存器 103。根据此实施例的输出缓存器 103 起到下述两个作用。 第一个作用是在总线 106 拥堵时， 采用类似 FIFO 的配置， 并且由此使数据等待被分布。这 种情况下， 输出缓存器 103 例如从总线接口单元 105 接收传输许可信号 D118， 并且由此将 该数据输出到随后的数据分布单元 104。第二个作用是将从数据组合单元 102 接收的数据 ( 下文中也称为组合数据 。
39、) 重新布置到用于总线 106 的数据传输单元中。假设针对总 线 106 的数据传输单元为 32 位， 则输出缓存器 103 将从数据组合单元 102 接收的两个组 合数据放置在一起， 并且将该组合数据发送到随后的数据分布单元 104。例如， 输出缓存器 103 将接收的数据 a1， b1 和 a2， b2 一起放置在 32 位数据 a1， b1， a2， b2 中， 并且将 该 32 位组合数据发送到随后的数据分布单元 104。 0064 接着， 以更详细方式说明输出缓存器 103。图 11 示出以 32 位数据传输单元发送 / 接收数据的输出缓存器的配置的示例。此输出缓存器 103 可以例。
40、如由多个 FIFO 形成。另 外， 输出缓存器103临时存储从数据组合单元102递送的组合数据1103。 随后， 当数据长度 与用于总线106传输的单元相等并且从总线接口单元105接收到指示传输被许可的传输许 可信号 D118 时， 输出缓存器 103 将数据长度与用于传输的单元相等的数据 1104 发送到随 后的数据分布单元 104。 0065 此输出缓存器 103 通过连接线路连接到总线接口单元 105， 传输许可信号 D118 通 过该连接线路被接收。另外， 在接收到如上所述的传输许可信号 D118 时， 输出缓存器 103 从读指针 1101 指示的点读取 32 位信号， 并且将此读取。
41、的数据 1104 发送到随后的数据分布 单元 104。以此方式， 输出缓存器 103 需要存储从数据组合单元 102 发送的 16 位组合数据 1103， 直至输出缓存器 103 接收到传输许可信号 D118。 0066 因此， 输出缓存器 103 的容量基于下述确定 ： 总线本身的数据传输能力， 图像处理 设备 113 相对于其它模块的数据传输优先级， 共享总线接口单元 105 的这组其它模块 119 说 明 书 CN 103176928 A 9 7/13 页 10 所需的数据传输数量， 共享总线 106 的其它模块 ( 位于总线接口单元 105 的另一侧， 包括通 用运算单元 115、 照。
42、相机接口单元 116 和外部存储器接口单元 107 等 ) 所需的数据传输数 量。例如， 当需要存储 32 位 128 数据时， 输出缓存器 103 的容量为 512 字节。 0067 通常， 当其它模块 119 其中之一从存储器 108 接收或往存储器 108 发送数据时， 输 出缓存器103无法访问存储器108。 通常， 访问许可轮流地被赋予共享存储器108的各模块 其中之一。因此， 共享总线接口单元 105 的这组其它模块 119 的数目越大， 输出缓存器 103 所需的容量越大。另外， 共享总线 106 的其它模块的数目越大， 输出缓存器 103 所需的容量 越大。注意， 例如当某一模。
43、块需要实时地处理数据时， 该模块使用总线 106 的优先级变高。 0068 因而， 图11所示输出缓存器103通过使用读指针1101和写指针1102而用作FIFO。 当数据 1104 被发送到随后的数据分布单元 104 时， 读指针 1101 指示的点移位 32 位。当从 数据组合单元 102 接收到组合数据 1103 时， 写指针 1102 指示的点移位 16 位。当对缓存器 的末端点执行读取或写入时， 指针 1101 和 1102 均返回到起点， 并且因此输出缓存器 103 用 作环形缓存器。 0069 图12为示出输出缓存器的操作的流程图。 如图12所示， 首先， 从数据组合单元102 。
44、接收的组合数据 1103 被累积 ( 步骤 S1201)。随后， 当它们被累积到用于输出缓存器 103 的 传输单元时 ( 步骤 S1202 ： 是 )， 输出缓存器 103 等待直至传输许可信号 D118 被接收。在该 时期期间， 来自数据组合单元 102 的组合数据 1103 被连续地累积。随后， 当传输许可信号 D118 被接收时 ( 步骤 S1203 ： 是 )， 输出缓存器 103 发送数据 1104( 步骤 S1204)。 0070 0071 接着， 以更详细方式说明数据分布单元104的配置。 再次参考图1B， 数据分布单元 104包括地址生成单元109、 输出格式指定单元110、。
45、 数据分割单元111和数据分布调节单元 112。此数据分布单元 104 具有如下机制， 其用于根据由输出格式指定单元 110 指定的输出 格式， 例如， 在此实施例中根据分布输出格式或组合输出格式， 布置从输出缓存器 103 提供 的组合数据， 以及将布置的数据输出到总线接口单元 105。 0072 特别地， 数据分布单元 104 中的数据分割单元 111 重新分割由数据组合单元 102 组合的组合数据， 并且数据分布调节单元 112 将该数据重新调节到适合将数据输出到总线 106 的数据长度以及将重新调节的数据输出到总线接口单元 105。 0073 当处理的图像数据从图像处理设备 113 输。
46、出到存储器 108 时， 需要指定输出目的 地的存储器地址。对于组合输出格式的情形， 需要输出一种类型的地址到总线接口单元 105。 另外， 对于分布输出格式的情形， 需要输出两种类型的地址到总线接口单元105。 总线 接口单元 105 根据此地址 ( 或这些地址 ) 通过总线 106 和外部存储器接口单元 107 将该数 据传输到存储器 108。 0074 存储器地址 ( 多个 ) 由地址生成单元 109 生成。对于组合输出格式的情形， 地址 生成单元 109 针对连续地发送的输出数据生成一组完全连续地址。对于输出被分布 ( 或重 新布置 ) 到两个或更多输出的分布输出方案， 地址生成单元 。
47、109 生成两组或更多组完全连 续地址。 生成两组或更多组地址的方法的示例包括两组或更多组地址由两个或更多个地址 生成单元单独地生成的方法， 以及其中首先生成一组地址并通过将偏移值 ( 多个 ) 加到该 组地址而生成另一组地址的方法。此实施例采用通过使用偏移值 ( 多个 ) 生成另一组地址 的后一种方法。 说 明 书 CN 103176928 A 10 8/13 页 11 0075 0076 接着详细说明数据分布单元 104 的示例。图 4 示出数据分布单元 104 的示例。注 意， 在图4的说明中， 模块或电路之间的连接线路由具有前缀D的标号表示。 例如， 输出 缓存器103和选择器411之。
48、间的连接线路表示为D4121。 另外， 在如下假设上进行下述 说明， 以符号 D4121 为示例， 符号 D4121 可以指输出缓存器 103 和选择器 411 之间的连接 线路、 通过此连接线路流动的信号以及通过此连接线路递送的数据中的任意一 种。 0077 首先， 假设输出格式指定单元110指定组合输出格式， 从输出缓存器103输出的数 据通过连接线路 D4121 被直接发送到随后的选择器 411。 0078 0079 数据分割单元 111 在其中包括数据跳跃分割单元 406。此数据分割单元 111 是用 于分布输出格式的机制。典型地， 从数据类型角度来说， 数据组合单元 102 的数据和。
49、输出缓 存器103布置的数据是处于阶梯石级状态(跳跃状态)。 当此数据将被分割为两个输出时， 它等效于将输入数据串分割为奇数数据和偶数数据。 基于此， 在此说明书中， 术语跳跃分 割是指从输出缓存器 103 收集数据并且根据输出类型分割所收集的数据。 0080 接着说明数据分割单元111的操作。 此处说明如下情形， 其中如图5的标号501所 指示， 数据串 a1， b1， a2， b2 作为一个组合单元从输出缓存器 103 输入到数据跳跃分割单 元 406。标号 501 指示的数据为流过连接线路 D4121 和 D4122 的数据。出于与数据分布调 节单元 112( 在下文描述 ) 兼容的原因， 每个数据 a1、 b1、 a2 和 b2 为 8 位的数据并且因而它 们总共为 32 位的数据。数据跳跃分割单元 406 接收此数据串， 将。