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1、(10)申请公布号 CN 102801146 A (43)申请公布日 2012.11.28 CN 102801146 A *CN102801146A* (21)申请号 201210306029.3 (22)申请日 2012.08.24 H02H 9/02(2006.01) (71)申请人 北京大学 地址 100871 北京市海淀区颐和园路 5 号 (72)发明人 王源 张雪琳 曹健 陆光易 贾嵩 张兴 (74)专利代理机构 北京路浩知识产权代理有限 公司 11002 代理人 王莹 (54) 发明名称 电源钳位 ESD 保护电路 (57) 摘要 本发明涉及半导体集成芯片的静电放电技术 领域， 公。
2、开了一种电源钳位 ESD 保护电路， 包括 ： 电源管脚、 接地管脚、 电容 - 电阻检测电路、 偏置 电路、 触发电路和钳位电路。 本发明通过设置偏置 电路， 使电容 - 电阻检测电路中容抗元件两端的 电压差减小， 有效地抑制了电源钳位 ESD 保护电 路的漏电电流。 (51)Int.Cl. 权利要求书 1 页 说明书 5 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 2 页 1/1 页 2 1. 一种电源钳位 ESD 保护电路， 其特征在于， 包括 ： 电源管脚， 用于提供电源电压 VDD ； 接地管脚， 用于提供地。
3、电平 VSS ； 电容 - 电阻电路， 用于感应静电放电 ESD 脉冲， 所述电容 - 电阻电路包括 ： 阻抗元件和 容抗元件， 所述阻抗元件连接于所述接地管脚和节点A之间 ； 所述容抗元件连接在节点A和 节点 B 之间 ； 偏置电路， 连接在所述节点 B 和电源管脚之间， 用于为所述节点 B 提供偏置电压 ； 触发电路， 连接于所述电源管脚、 接地管脚和电容 - 电阻电路三者之间， 用于根据所述 节点 A 和节点 B 的电平产生静电放电的触发信号 ； 其中， 所述触发信号通过输出节点 D 输 出 ； 以及， 钳位电路， 连接在所述电源管脚、 接地管脚和触发电路三者之间， 用于在接收到所述静 。
4、电放电 ESD 触发信号后提供一个电源与地之间的低阻通道， 以泄放静电电荷。 2.如权利要求1所述的电源钳位ESD保护电路， 其特征在于， 所述电容-电阻电路中的 容抗元件通过PMOS电容实现， PMOS电容的栅极连接至所述节点A， 源极、 漏极和衬底均连接 至所述节点 B。 3. 如权利要求 1 所述的电源钳位 ESD 保护电路， 其特征在于， 所述触发电路进一步包 括 ： 第一 PMOS 晶体管 Mp1， 栅极连接至所述节点 B， 源极连接至所述电源管脚， 漏极连接至 节点 C ； 第一 NMOS 晶体管 Mn1， 栅极连接至所述节点 A， 源极连接至所述接地管脚， 漏极和所述 第一 PM。
5、OS 晶体管 Mp1 的漏极相连 ； 第二 PMOS 晶体管 Mp2， 栅极连接至所述节点 C， 源极连接至所述电源管脚， 漏极连接至 所述输出节点 D ； 以及， 第二 NMOS 晶体管 Mn2， 栅极连接至所述节点 C， 源极连接至所述接地管脚， 漏极和所述 第二 PMOS 晶体管 Mp2 的漏极相连。 4. 如权利要求 1 所述的电源钳位 ESD 保护电路， 其特征在于， 所述偏置电路进一步包 括 ： 第三 PMOS 晶体管 Mp3， 栅极连接至所述节点 C， 源极连接至所述接地管脚， 漏极连接至 所述节点 B ； 其中， 所述第三 PMOS 晶体管 Mp3 的漏极作为所述偏置电路的输出。
6、节点， 为所述电 容 - 电阻电路的所述节点 B 提供偏置电压。 5.如权利要求14中任一项所述的电源钳位ESD保护电路， 其特征在于， 所述钳位电路 进一步包括 ： N- 沟道钳位晶体管 Mbig， 栅极连接至所述触发电路的输出节点 D， 源极连接至所述接 地管脚， 漏极连接至所述电源管脚。 权 利 要 求 书 CN 102801146 A 2 1/5 页 3 电源钳位 ESD 保护电路 技术领域 0001 本发明涉及半导体集成芯片的静电放电 （Electronic Static Discharge， ESD） 保 护技术领域， 特别涉及一种电源钳位 ESD 保护电路。 背景技术 0002 。
7、在集成电路芯片的制造、 封装、 测试、 运输等过程中， 都会出现不同程度的静电放 电事件。在集成电路放电时会产生数百甚至数千伏的等效高压， 这会击穿集成电路中输入 级的栅氧化层， 使集成电路受到损伤。 特别是随着集成电路中晶体管尺寸的按比例缩小， 输 入级的栅氧化层厚度越来越薄， 更加容易受到外部静电电荷的影响而损坏。 0003 为保护集成电路不受静电损伤， 输入和输出接口 （Pin） 一般有对应的 ESD 保护电 路。但核心电路被直接连接到电源 VDD 和地 VSS 之间， 若没有电源钳位电路保护的话， 很容 易受到 ESD 脉冲的破坏。传统的电源和地之间的 ESD 钳位电路采用电容 - 电。
8、阻 （C-R） 耦合 方式实现， 图 1 示出了其基本结构。 0004 图1中的ESD保护电路包括一个电容-电阻 （C-R） 电路、 一个触发电路以及一个钳 位电路。其中， 电容 - 电阻 （C-R） 电路包括电阻 R1 和电容 Mcap， 用于感应 ESD 电压， 并驱动 触发电路 ； 触发电路包括第一反相器和第二反相器 ； 第一反相器包括P型金属-氧化物-半 导体 （PMOS） 晶体管 Mp1 和 N 型金属 - 氧化物 - 半导体 （NMOS） 晶体管 Mn1， 其输出用于驱动 第二反相器 ； 第二反相器包括 PMOS 晶体管 Mp2 和 NMOS 晶体管 Mn2， 其输出用于驱动钳位电。
9、 路的栅极 ； 钳位电路由一个大尺寸的N-沟道钳位晶体管Mbig构成， 用于在感应到ESD脉冲 时提供电源到地的电流泄放通道。 0005 当电路正常工作时， 电阻R1将节点A下拉至低电平VSS， 通过第一反相器和第二反 相器产生一个低电平 VSS 驱动 N- 沟道钳位晶体管 Mbig 的栅极， 使其关断。当有 ESD 脉冲 施加到 VDD 上时， 电容 Mcap 保持节点 A 为高电平， 同时维持一段时间， 该时间由电阻 R1 和 电容 Mcap 的 R-C 时间常数决定。节点 A 的高电平输入在第一反相器的作用下， 在节点 B 产 生一个低电平输出， 驱动第二反相器， 继而在节点C产生一个高。
10、电平输出， 驱动N-沟道钳位 晶体管 Mbig 的栅极至高电平， 将它开启， 提供从 VDD 到 VSS 的低阻通道， 以泄放静电电荷， 起到保护内部电路的作用。 0006 虽然这种 C-R 结构的传统电源钳位电路在 ESD 保护方面曾发挥过重要作用， 但随 着半导体工艺进入纳米尺寸级别， 半导体器件的栅氧化层厚度日益减薄， 使得该电路的栅 氧化层漏电问题越来越严重。此外， 为降低电路面积和成本， ESD 保护电路中通常采用纳米 尺寸工艺实现的金属 - 氧化物 - 半导体 （MOS） 电容来代替传统的电容器， 这更容易导致漏 电的增加。 0007 仍以图1中的ESD保护电路为例， 在纳米尺寸工。
11、艺条件下， 该电路的漏电主要源于 MOS 电容 Mcap 的薄栅氧化层。栅氧化层越薄， MOS 电容的泄漏电流就越大， 从而在电阻 R1 上产生更大的压降， 使得正常条件下节点 A 的电平高于 VSS， 继而使 NMOS 晶体管 Mn1 导通， 将节点 B 下拉至一个低于 VDD 的电平， 使得 PMOS 晶体管 Mp2 导通， 将节点 C 上拉至一个高 说 明 书 CN 102801146 A 3 2/5 页 4 于VSS的电平， 使得N-沟道钳位晶体管Mbig亚阈值导通。 为保证电路具有足够的静电泄放 能力， N- 沟道钳位晶体管 Mbig 往往采用超大尺寸的晶体管实现， 故其亚阈值漏电也。
12、很大。 这样， 由于 MOS 电容 Mcap 的漏电引发了更多的漏电因素。 0008 过多的漏电电流增加了 ESD 保护电路的出错概率。例如， 过大的漏电电流有可能 导致 ESD 保护电路的误触发， 进而在正常情况下开启钳位电路， 导致电路工作失常及引发 更加严重的漏电问题。同时， 对于一些便携式应用， 低漏电也是非常必要的。 0009 总之， 在没有 ESD 事件发生时， 必须想办法抑制 ESD 保护电路的漏电电流， 以免产 生 ESD 钳位电路的误触发等后果。 发明内容 0010 （一） 要解决的技术问题 0011 本发明要解决的技术问题在于 ： 如何抑制 ESD 保护电路的漏电电流。 0。
13、012 （二） 技术方案 0013 为解决上述技术问题， 本发明的技术方案提供了一种电源钳位 ESD 保护电路， 包 括 ： 0014 电源管脚， 用于提供电源电压 VDD ； 0015 接地管脚， 用于提供地电平 VSS ； 0016 电容 - 电阻电路， 用于感应静电放电 ESD 脉冲， 所述电容 - 电阻电路包括 ： 阻抗元 件， 连接于所述接地管脚和节点 A 之间 ； 容抗元件， 连接在节点 A 和节点 B 之间 ； 0017 偏置电路， 连接在所述节点 B 和电源管脚之间， 用于为所述节点 B 提供偏置电压 ； 0018 触发电路， 连接于所述电源管脚、 接地管脚和电容 - 电阻电路。
14、三者之间， 用于根据 所述节点 A 和节点 B 的电平产生静电放电的触发信号 ； 其中， 所述触发信号通过输出节点 D 输出 ； 以及， 0019 钳位电路， 连接在所述电源管脚、 接地管脚和触发电路三者之间， 用于在接收到所 述静电放电 ESD 触发信号后提供一个电源与地之间的低阻通道， 以泄放静电电荷。 0020 优选地， 所述电容 - 电阻电路中的容抗元件通过 PMOS 电容实现， 栅极连接至所述 节点 A， 为容抗元件的下极板， 源极、 漏极和衬底均连接至所述节点 B， 为容抗元件的上极 板。 0021 优选地， 所述触发电路进一步包括 ： 0022 第一 PMOS 晶体管 Mp1， 。
15、栅极连接至所述节点 B， 源极连接至所述电源管脚， 漏极连 接至所述节点 C ； 0023 第一 NMOS 晶体管 Mn1， 栅极连接至所述节点 A， 源极连接至所述接地管脚， 漏极和 所述第一 PMOS 晶体管 Mp1 的漏极相连 ； 0024 第二 PMOS 晶体管 Mp2， 栅极连接至所述节点 C， 源极连接至所述电源管脚， 漏极连 接至所述输出节点 D ； 以及， 0025 第二 NMOS 晶体管 Mn2， 栅极连接至所述节点 C， 源极连接至所述接地管脚， 漏极和 所述第二 PMOS 晶体管 Mp2 的漏极相连。 0026 优选地， 所述偏置电路进一步包括 ： 0027 第三 PMO。
16、S 晶体管 Mp3， 栅极连接至所述节点 C， 源极连接至所述接地管脚， 漏极连 说 明 书 CN 102801146 A 4 3/5 页 5 接至所述节点 B ； 0028 其中， 所述第三 PMOS 晶体管 Mp3 的漏极作为所述偏置电路的输出节点， 为所述电 容 - 电阻电路的所述节点 B 提供偏置电压， 同时， Mp3 的栅极连接至所述节点 C， 以实现所述 触发电路到所述偏置电路的反馈。 0029 优选地， 所述钳位电路进一步包括 ： 0030 N- 沟道钳位晶体管 Mbig， 栅极连接至所述触发电路的输出节点 D， 其源极连接至 所述接地管脚， 其漏极连接至所述电源管脚。 0031。
17、 （三） 有益效果 0032 根据本发明的电源钳位 ESD 保护电路能够适用于目前的纳米尺寸工艺水平， 可以 在电路正常工作时大大减小静电保护电路的漏电电流， 从而避免 ESD 钳位电路的误触发等 风险 ； 同时在 ESD 脉冲来临时， 具有很好的钳位作用， 可以有效保护内部电路不受静电损 伤。 附图说明 0033 图 1 是现有技术的采用传统电容 - 电阻 （C-R） 结构实现的电源钳位 ESD 保护电路 的结构示意图 ； 0034 图 2 是根据本发明技术方案的电容 - 电阻 （C-R） 型电源钳位 ESD 保护电路的结构 示意图 ； 0035 图 3a、 图 3b 分别是图 1、 图 2。
18、 中两种 ESD 检测电路在电源正常加电情况下的漏电 电流仿真结果。 具体实施方式 0036 下文中， 将结合附图详细描述本发明的实施例。 0037 本发明的核心思想在于 ： 不将 ESD 检测电路直接连接到电源 VDD， 而是通过一个偏 置电路间接地耦合到 VDD。通过使用该偏置电路， 可以减小 MOS 电容两端的电压差， 从而降 低该MOS电容的漏电电流， 进而抑制ESD保护电路中其它晶体管的亚阈值漏电， 提高电路的 可靠性。 0038 由此， 本发明提供了一种电源钳位 ESD 保护电路， 是一种采用偏置电路和反馈技 术实现的电源和地 （power-to-ground） 之间的低漏电型钳位。
19、电路， 其包括 ： 电源管脚 VDD， 接地管脚 VSS， 以及耦合到该电源管脚 VDD 和接地管脚 VSS 之间的 ESD 检测电路与钳位电 路。与传统的 ESD 检测电路 （例如图 1 中的 ESD 检测电路， 由电容 - 电阻 （C-R） 电路和触发 电路构成） 不同的一点是， 除去电容 - 电阻 （C-R） 电路和触发电路外， 本发明中的 ESD 检测 电路还包括一个偏置电路。 0039 图 2 示出了根据本发明的技术方案的电源钳位 ESD 保护电路的一个实施例的结 构示意图， 如图 2 所示， 本实施例中的电源钳位 ESD 保护电路包括 ： 电源管脚 VDD， 接地管脚 VSS， 以。
20、及耦合在电源 VDD 和地 VSS 之间的 ESD 检测电路和钳位电路。进一步地， 本实施例 中的 ESD 检测电路包括电容 - 电阻 （C-R） 电路、 触发电路和偏置电路三个部分。 0040 本实施例中的电容 - 电阻 （C-R） 电路用于感应静电放电 ESD 电压， 包括一个容抗 元件和一个阻抗元件。其中， 阻抗元件连接在接地 VSS 和一个节点 A 之间， 容抗元件连接在 说 明 书 CN 102801146 A 5 4/5 页 6 该节点 A 和一个节点 B 之间， 且该节点 B 并非直接接电源。优选地， 该容抗元件在先进纳米 工艺水平下可以通过金属 - 氧化物 - 半导体 （MOS。
21、） 电容实现。 0041 如图 2 所示， 更具体地， 本实施例中的 C-R 电路包括 MOS 电容 Mcap 和电阻 R1。更 具体地， 电阻 R1 连接在地 VSS 和节点 A 之间， MOS 电容 Mcap 连接在节点 A 和节点 B 之间， 而不是直接接电源。由于该 MOS 电容的两端都不接地， 只能通过 PMOS 晶体管实现。具体实 施过程中， MOS 电容 Mcap 的栅极连接到节点 A， 而其源极、 漏极和衬底都连接到节点 B。 0042 本实施例中的触发电路用于产生 ESD 触发信号。如图 2 所示， 本实施例中的触发 电路可以包括第一 PMOS 晶体管 Mp1、 第一 NMO。
22、S 晶体管 Mn1、 第二 PMOS 晶体管 Mp2 和第二 NMOS晶体管Mn2。 其中， 第一PMOS晶体管Mp1的栅极连接到节点B， 其源极连接到电源VDD， 漏极连接到节点 C。第一 NMOS 晶体管 Mn1 的栅极连接至节点 A， 其源极连接至所述接地管 脚， 漏极也连接到节点 C。第二 PMOS 晶体管 Mp2 的栅极连接至节点 C， 其源极连接至所述电 源管脚， 其漏极作为触发电路的输出端连接到节点 D， 用于输出一个 ESD 触发信号到后面的 ESD 钳位电路 Mbig， 使之在 ESD 脉冲到来时开启， 提供电源到地之间的低阻通道。同时， 第 二 NMOS 晶体管 Mn2 的。
23、栅极连接至节点 C， 其源极连接至所述接地管脚， 其漏极和第二 PMOS 晶体管 Mp2 的漏极相连， 也连接到触发电路的输出节点 D。 0043 本实施例中的偏置电路连接在节点 B 和 VDD 之间， 用于为 C-R 电路中的 MOS 电容 Mcap 的上极板 （即节点 B） 提供一个偏置电压， 该偏置电压低于 VDD。通过这个偏置电路， 可 以减小 MOS 电容 Mcap 衬底和栅极的电压差， 从而减小其泄漏电流。 0044 仍参考图 2， 本实施例中的偏置电路仅包括一个 PMOS 晶体管 Mcap。该 NMOS 晶体 管 Mcap 的栅极接收节点 C， 由此实现触发电路到偏置电路的反馈。。
24、其源极接地， 漏极作为 偏置电路的输出端， 连接到 MOS 电容 Mcap 的栅极， 为节点 B 提供偏置电压。通过该偏置电 路， MOS 电容 Mcap 的栅极不再直接接电源， 而是与 VDD 之间相差了一个 PMOS 晶体管 Mp3 的 漏源电压， 从而缩小了该 MOS 电容两端的电压差。 0045 如图 2 所示， 本实施例中的钳位电路由一个大尺寸的 N- 沟道钳位晶体管 Mbig 构 成， 其栅极接收 ESD 触发信号， 连接到触发电路的输出节点 D， 源极和漏极分别接 VSS 和 VDD。该钳位电路的作用是在接收到 ESD 触发信号后开启钳位晶体管， 提供电源到地的电流 泄放路径， 。
25、保护内部电路。需要说明的是， 此处的 N- 沟道钳位晶体管 Mbig 可由其它钳位器 件代替， 例如 ： 可控硅整流器 （SCR） 等， 不止局限于图 2 中的一种结构。 0046 下面将详细描述该电源钳位 ESD 保护电路的工作原理， 包括正常状态下和 ESD 事 件发生时两种情况。 0047 当 ESD 事件发生时， 即 ： 突然出现一个电源到地 （VDD-to-VSS） 的高压脉冲时， 由于 MOS 电容 Mcap 的耦合作用， 节点 A 电平上升， 导致 NMOS 晶体管 Mn1 导通， 下拉节点 C 至低 电平 VSS， 进而导致 PMOS 晶体管 Mp1 导通， 上拉节点 D 至高。
26、电平 VDD， 进而开启钳位电路， 使 N- 沟道钳位晶体管 Mbig 导通， 提供一个电源到地的低阻通道， 泄放静电电荷， 保护内部电 路免受静电损伤。 0048 同时， 偏置电路也有助于钳位功能的实现。节点 C 将低电平反馈到 PMOS 晶体管 Mp3 的栅极， 从而使其导通， 拉低节点 B 的电平， 使得触发电路中的 PMOS 晶体管 Mp1 保持关 断， 无法上拉节点 C 电平， 进而使触发电路中 NMOS 晶体管 Mn1 保持关断， 无法下拉节点 D 电 平， 使钳位电路能开启较长时间， 充分泄放静电电荷。 说 明 书 CN 102801146 A 6 5/5 页 7 0049 另一。
27、方面， 当没有 ESD 事件发生时 （即 : 正常状态下） ， 节点 A 通过下拉电阻 R1 的 作用保持在低电平 VSS， 使得 PMOS 晶体管 Mp1 处于开启状态， 节点 C 被上拉至高电平 VDD， 从而使得 NMOS 晶体管 Mn2 处于开启状态， 节点 D 被下拉至低电平 VSS， 进而关断 N- 沟道钳 位晶体管。同时， 节点 C 的低电平也使得偏置电路中的 PMOS 晶体管 Mp3 无法导通， 从而使 其漏极 （即节点 B） 保持较低的电压。节点 B 为低电平， 一方面可以开启 PMOS 晶体管 Mp1， 将 节点C进一步上拉至VDD， 进而开启NMOS晶体管Mn2， 将触发。
28、输出节点D进一步下拉至VSS， 保证 N- 沟道钳位晶体管 Mbig 处于完全关断的状态 ； 另一方面， 节点 B 的电平远低于 VDD， 意味着 MOS 电容 Mcap 两端的电压差大大减小， 相比于图 1 中的电路有了很大的改善 （图 1 中 MOS 电容 Mcap 两端的电压差近似为 VDD 与 VSS 之差） 。MOS 电容 Mcap 两端的电压差越 小， 则其栅氧化层漏电就越小， 这可以进一步抑制电路中其他 MOS 管的亚阈值漏电， 防止误 触发现象的发生。 0050 下面， 将利用电路仿真工具 HSPICE 分别对图 1 中的现有电路和图 2 中的根据本发 明实施例的电源钳位 ES。
29、D 保护电路进行仿真， 并对其仿真结果进行比较。基于对比较结果 的分析， 本发明的优势将更加明显。 0051 本次仿真基于标准的 65 纳米工艺库， 以证明本发明在先进纳米尺寸工艺条件下 的优势。由于图 1 和图 2 中的电路使用了相同的 N- 沟道钳位晶体管作为电流泄放器件， 而 图 2 中的电路相对于图 1 中电路的主要改进在于 ： N- 沟道钳位晶体管的栅极控制电路， 即 ： ESD 检测电路。因此， 仿真仅针对 ESD 检测电路进行， 不包括 N- 沟道钳位晶体管。 0052 图 3a 和图 3b 显示了在电源正常加电时， 图 1、 图 2 中两种 ESD 检测电路各自的总 漏电电流大。
30、小。如图 3a 和图 3b 可知， 传统结构的 ESD 检测电路的漏电电流约为 5.47A， 而本发明提出的新型 ESD 检测电路的漏电电流仅有 62nA， 比前者减小了两个多数量级， 从 而证实了本发明中 ESD 电源钳位电路具有良好的低漏电特性。 0053 如上所述， 在正常状态下， 根据本发明实施例的偏置电路可以使节点 A 和第二节 点 B 之间的电压差维持在一个较低的范围内， 从而降低 MOS 电容 Mcap 的栅氧化层漏电， 既 而减小整个电路的漏电电流， 提高 ESD 保护电路的可靠性。 0054 本实施例仅用于解释本发明的技术方案的目的。因此， 本发明的技术方案不应该 由本实施例限定。本实施例中所使用的要素同样也不应用于限定本发明的技术方案。 说 明 书 CN 102801146 A 7 1/2 页 8 图 1 图 2 说 明 书 附 图 CN 102801146 A 8 2/2 页 9 图 3a 图 3b 说 明 书 附 图 CN 102801146 A 9 。