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1、(10)申请公布号 CN 102822969 A (43)申请公布日 2012.12.12 CN 102822969 A *CN102822969A* (21)申请号 201080065936.2 (22)申请日 2010.12.20 12/694,872 2010.01.27 US H01L 27/04(2006.01) H01L 21/8249(2006.01) (71)申请人 德克萨斯仪器股份有限公司 地址 美国德克萨斯州 (72)发明人 SP彭德哈克 (74)专利代理机构 北京纪凯知识产权代理有限 公司 11245 代理人 赵蓉民 (54) 发明名称 在 BiCMOS 工艺技术中的高压。
2、 SCRMOS (57) 摘要 本发明涉及一种集成电路 (1000) , 其具有 SCRMOS 晶体管, 该 SCRMOS 晶体管包括具有中心 化漏极扩散区 (1008)和分布式 SCR 端子 (1010) 的一个漏极结构 (1006) , 以及具有分布式漏极扩 散区 (1016) 和 SCR 端子 (1018) 的另一漏极结构 (1006) 。在中心化漏极扩散区和源极扩散区之间 的 MOS 栅极 (1022) 短路到源极扩散区。也公开了 形成具有 SCRMOS 晶体管的集成电路的工艺。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.09.27 (86)PCT申请的申请数据 。
3、PCT/US2010/061277 2010.12.20 (87)PCT申请的公布数据 WO2011/093959 EN 2011.08.04 (51)Int.Cl. 权利要求书 2 页 说明书 8 页 附图 7 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 8 页 附图 7 页 1/2 页 2 1. 一种包括在衬底上形成的 SCRMOS 晶体管的集成电路, 包含 : 深阱, 所述深阱在所述衬底中形成, 并具有第一导电类型 ; 第一漏极结构, 其在所述深阱中形成, 所述第一漏极结构具有 : 所述第一导电类型的中心化漏极扩散区, 所述中心化漏极扩散区。
4、中心设置在所述第一 漏极结构中, 并延伸所述第一漏极结构的小于一半长度 ; 与所述第一导电类型相反的第二导电类型的第一分布式 SCR 端子, 并且所述第一分布 式 SCR 端子延伸到所述第一漏极结构的每个末端 ; 管体区, 其具有所述第二导电类型并在所述深阱中邻近所述第一漏极结构形成 ; 源极结构, 其在所述管体区中形成, 所述源极结构具有 : 所述第一导电类型的源极扩散区 ; 以及 所述第二导电类型的管体接点扩散区 ; 第二漏极结构, 其在所述深阱中邻近与所述第一漏极结构相对的所述管体区形成, 所 述第二漏极结构包含 : 所述第一导电类型的分布式漏极扩散区, 其在所述深阱中形成 ; 以及 所。
5、述第二导电类型的第二分布式 SCR 端子, 其在所述深阱中形成, 以使所述分布式漏 极扩散区和所述第二分布式 SCR 端子的组合基本延伸到所述第二漏极结构的每个末端 ; 第一 MOS 栅极, 所述第一 MOS 栅极在所述衬底上形成, 以使所述第一 MOS 栅极在所述第 一漏极结构和所述源极结构之间与所述管体区重叠, 并以使所述第一 MOS 栅极电气耦合到 所述源极扩散区 ; 以及 第二 MOS 栅极, 所述第二 MOS 栅极在所述衬底上形成, 以使所述第二 MOS 栅极在所述第 二漏极结构和所述源极结构之间与所述管体区重叠。 2. 根据权利要求 1 所述的集成电路, 进一步包含在所述深阱中形成。
6、的所述第一导电类 型的 RESURF 区 ; 其中所述 RESURF 区在所述中心化漏极扩散区的周围形成 ; 所述 RESURF 区 在所述中心化漏极扩散区下延伸 ; 所述RESURF区与所述管体区横向分离 ; 以及所述RESURF 区的掺杂密度比所述 RESURF 区和所述管体区之间所述深阱的掺杂密度大至少一倍。 3. 根据权利要求 2 所述的集成电路, 其中所述 RESURF 区横向围绕所述第一漏极结构。 4. 根据权利要求 3 所述的集成电路, 进一步包含横向围绕所述第二漏极结构的第二 RESURF 区。 5. 根据权利要求 1 所述的集成电路, 其中所述第一导电类型是 n 型导电 ; 。
7、并且所述第 二导电类型是 p 型导电。 6. 根据权利要求 1 所述的集成电路, 其中所述第一导电类型是 p 型导电 ; 并且所述第 二导电类型是 n 型导电。 7. 一种形成包括 SCRMOS 晶体管的集成电路的工艺, 所述工艺包含 : 在半导体衬底中形成给定导电类型的深阱 ; 在所述深阱中形成相反导电类型的管体区 ; 在所述衬底上形成第一 MOS 栅极, 从而所述第一 MOS 栅极与所述管体区的第一侧面重 叠 ; 在所述衬底上形成第二 MOS 栅极, 从而所述第二 MOS 栅极与所述管体区的第二侧面重 叠, 所述管体区与所述第一 MOS 栅极相对 ; 权 利 要 求 书 CN 102822。
8、969 A 2 2/2 页 3 邻近与所述管体区相对的所述第一 MOS 栅极在所述深阱中形成第一漏极结构, 包括 : 在所述衬底中形成中心化漏极扩散区, 从而所述中心化漏极扩散区具有与所述深阱相 同的导电类型, 并因此所述中心化漏极扩散区中心设置在所述第一漏极结构中, 并延伸所 述第一漏极结构的小于一半长度 ; 以及 在所述衬底中形成第一分布式 SCR 端子, 从而所述第一分布式 SCR 端子具有与所述 深阱相反的导电类型, 并因此所述第一分布式 SCR 端子延伸到所述第一漏极结构的每个末 端 ; 在所述第一 MOS 栅极和所述第二 MOS 栅极之间的所述管体区中形成源极结构, 包括 : 形成。
9、所述给定导电类型的源极扩散区 ; 以及 形成所述相反导电类型的管体接点扩散区 ; 邻近与所述管体区相对的所述第二 MOS 栅极在所述深阱中形成第二漏极结构, 包括 : 在所述衬底中形成所述给定导电类型的分布式漏极扩散区 ; 以及 在所述深阱中形成所述相反导电类型的第二分布式 SCR 端子, 从而所述分布式漏极扩 散区和所述第二分布式 SCR 端子的组合基本延伸到所述第二漏极结构的每个末端 ; 以及 形成电气耦合元件, 从而所述第一 MOS 栅极电气耦合到所述源极扩散区。 8. 根据权利要求 7 所述的工艺, 进一步包含在所述深阱中形成所述给定导电类型的 RESURF 区 ; 其中所述 RESU。
10、RF 区在所述中心化漏极扩散区的周围形成 ; 所述 RESURF 区在所 述中心化漏极扩散区下延伸 ; 所述 RESURF 区从所述管体区横向分离 ; 以及所述 RESURF 区 的掺杂密度是所述 RESURF 区和所述管体区之间所述深阱的掺杂密度的至少两倍。 9. 根据权利要求 8 所述的工艺, 其中执行形成所述 RESURF 区的工艺, 从而所述 RESURF 区横向围绕所述第一漏极结构。 10. 根据权利要求 9 所述的工艺, 进一步包含形成第二 RESURF 区, 从而所述第二 RESURF 区横向围绕所述第二漏极结构。 11. 根据权利要求 10 所述的工艺, 其中所述第一导电类型是。
11、 n 型导电 ; 并且所述第二 导电类型是 p 型导电。 12. 根据权利要求 10 所述的工艺, 其中所述第一导电类型是 p 型导电 ; 并且所述第二 导电类型是 n 型导电。 13. 根据权利要求 10 所述的工艺, 其中 : 形成所述中心化漏极扩散区、 形成所述源极扩散区和形成所述分布式漏极扩散区的所 述步骤同时执行。 14.根据权利要求13所述的工艺, 其中形成所述第一分布式SCR端子、 形成所述管体接 点扩散区和形成所述第二分布式 SCR 端子的步骤同时执行。 权 利 要 求 书 CN 102822969 A 3 1/8 页 4 在 BiCMOS 工艺技术中的高压 SCRMOS 技术。
12、领域 0001 本发明涉及集成电路领域。更特别地, 本发明涉及集成电路中的 MOS 晶体管。 背景技术 0002 与可控硅整流器 (SCR)器件一起集成的金属氧化物半导体 (MOS)晶体管, 称为 SCRMOS晶体管, 可以从高压瞬态例如ESD事件展现劣化的可靠性。 在高压瞬态期间, 载流子 可以局部注入轻掺杂区, 在注入点导致降低的电压, 这进而可以引起更多载流子注入。 由于 该机制的局部化载流子注入可以导致器件损坏。 发明内容 0003 集成电路可以具有SCRMOS晶体管, 该SCRMOS晶体管是与SCR器件一起集成的MOS 晶体管, 其中 MOS 晶体管具有多于一个漏极结构。至少一个漏极。
13、结构, 但不是全部漏极结构 具有中心化漏极扩散区和分布式 SCR 端子。邻近具有中心化漏极扩散区的每个漏极结构的 MOS 栅极电气耦合到对应的邻近源极扩散区。 附图说明 0004 本发明的代表方面的例子实施例参考附图描述, 其中 : 0005 图 1 是具有根据第一实施例形成的 n 沟道 SCRMOS 晶体管的集成电路的顶视图。 0006 图 2A-2C 是沿图 1 的剖面线 A-A 取得的剖面图, 示出制造如图 1 中示出的集成电 路的方法中的步骤。 0007 图 3 是具有根据第二实施例形成的 n 沟道 SCRMOS 晶体管的集成电路的顶视图。 0008 图 4 是具有根据第三实施例形成的。
14、 n 沟道 SCRMOS 晶体管的集成电路的顶视图。 0009 图 5 是具有根据第四实施例形成的 n 沟道 SCRMOS 晶体管的集成电路的顶视图。 具体实施方式 0010 集成电路可以具有 SCRMOS 晶体管, 该 SCRMOS 晶体管具有多于一个漏极结构。 SCRMOS 的漏极结构具有 MOS 晶体管和 SCR 端子的漏极扩散区, 该漏极扩散区是阳极扩散区 或阴极扩散区, 这取决于 SCRMOS 晶体管的极性。SCR 阳极或阴极扩散区具有与 MOS 晶体管 漏极扩散区相反的导电类型。至少一个漏极结构, 但不是全部漏极结构具有中心化漏极扩 散区和分布式 SCR 端子。邻近每个局部化 MO。
15、S 漏极结构的 MOS 栅极电气耦合到对应的邻近 MOS 源极扩散区。 0011 为本说明书的目的, RESURF 区理解为指代邻近耗尽区的半导体或介电区, 其导致 耗尽区在不同于耗尽区中施加电场的方向上进一步耗尽。 0012 图1是具有根据第一实施例形成的n沟道SCRMOS晶体管的集成电路的顶视图。 集 成电路 1000 在半导体衬底 1002 中和衬底 1002 上形成。通常称为深 n 阱 1004 的深 n 型阱 1004在衬底1002中形成。 为清晰, 场氧化物的元件不在图1中示出。 第一漏极结构1006具 说 明 书 CN 102822969 A 4 2/8 页 5 有 n 型中心化。
16、漏极扩散区 1008 和 p 型第一分布式 SCR 端子 1010。中心化漏极扩散区 1008 中心设置在第一漏极结构 1006 中, 并延伸第一漏极结构 1006 的小于一半长度。在本实施 例的一个实现中, 中心化漏极扩散区 1008 延伸第一漏极结构 1006 的小于三分之一。第一 分布式 SCR 端子 1010 延伸到第一漏极结构 1006 的每个末端。 0013 第二漏极结构 1012 和可选的第三漏极结构 1014 在从第一漏极结构 1006 横向分 离的深 n 阱 1004 中形成。第二漏极结构 1012, 以及如果第三漏极结构 1014 存在那么第三 漏极结构 1014 都具有 。
17、n 型分布式漏极扩散区 1016 和 p 型第二分布式 SCR 端子 1018。分 布式漏极扩散区 1016 基本延伸到第二漏极结构 1012 的每个末端, 并且如果第三漏极结构 1014存在那么基本延伸到第三漏极结构1014的每个末端。 在本实施例的其它实现中, 漏极 扩散区和 SCR 端子可以在图 1 中示出的第二漏极结构 1012 中不同地配置, 并且如果第三漏 极结构 1014 存在那么可以在图 1 中示出的第三漏极结构 1014 中不同地配置。 0014 p型第一管体区1020在第一漏极结构1006和第二漏极结构1012之间深n阱1004 中形成。第一 MOS 栅极 1022 在衬底。
18、 1002 上形成, 邻近第一漏极结构 1006 与第一管体区 1020 重叠。第二 MOS 栅极 1024 在衬底 1002 上形成, 邻近第二漏极结构 1012 与第一管体区 1020 重叠。为清晰, 侧壁隔板不在图 1 中示出。为清晰, 场板不在图 1 中示出。 0015 第一源极结构 1026 在第一管体区 1020 中形成。第一源极结构 1026 具有 n 型源 极扩散区 1028 和 p 型管体接点扩散区 1030。具有不同的源极扩散区和管体接点扩散区配 置的第一源极结构的其它实现在本实施例的保护范围内。 0016 第一分布式 SCR 端子 1010 形成 n 沟道 SCRMOS 。
19、晶体管的第一 SCR 的阳极。中心化 漏极扩散区 1008 与第一漏极结构 1006 和第一源极结构 1026 之间深 n 阱 1004 的区域形成 第一 SCR 的 n 型内部节点。第一管体区 1020 形成第一 SCR 的 p 型内部节点。在第一源极 结构 1026 中的源极扩散区 1028 形成第一 SCR 的阴极。 0017 在第一漏极结构 1006 和第一管体区 1020 之间, 以及在第二漏极结构 1012 和第一 管体区 1020 之间的横向空间被调整, 使得在第一漏极结构 1006 和第一源极结构 1026 之间 的击穿比在第二漏极结构 1012 和第一源极结构 1026 之间。
20、的击穿更可能。 0018 如果第三漏极结构 1014 存在, 那么 p 型第二管体区 1032 在第一漏极结构 1006 和 第三漏极结构 1014 之间深 n 阱 1004 中形成。第三 MOS 栅极 1034 在衬底 1002 上形成, 邻 近第一漏极结构 1006 与第二管体区 1032 重叠。第四 MOS 栅极 1036 在衬底 1002 上形成, 邻近第三漏极结构 1014 与第二管体区 1032 重叠。第二源极结构 1038 在第二管体区 1032 中形成。第二源极结构 1038 包括源极扩散区 1028 和管体接点扩散区 1030。在第一漏极结 构 1006 和第二管体区 103。
21、2 之间, 以及在第三漏极结构 1014 和第二管体区 1032 之间的横 向空间经调整, 因此在第一漏极结构 1006 和第二源极结构 1038 之间的击穿比在第三漏极 结构 1014 和第二源极结构 1038 之间的击穿更可能。第一分布式 SCR 端子 1010 形成 n 沟 道 SCRMOS 晶体管的第二 SCR 的阳极。中心化漏极扩散区 1008 与第一漏极结构 1006 和第 二源极结构 1038 之间深 n 阱 1004 的区域形成第二 SCR 的 n 型内部节点。第二管体区 1032 形成第二 SCR 的 p 型内部节点。在第二源极结构 1038 中的源极扩散区 1028 形成第。
22、二 SCR 的阴极。 0019 第一MOS栅极1022由耦合器1040电气耦合到第一源极结构1026中的源极扩散区 1028, 如在图 1 中示意示出, 以便防止反型层在第一 MOS 栅极 1022 下形成。第三 MOS 栅极 说 明 书 CN 102822969 A 5 3/8 页 6 1034 如果存在, 那么由耦合器 1040 电气耦合到第二源极结构 1038 中的源极扩散区 1028, 以便防止反型层在第三 MOS 栅极 1034 下形成。 0020 在集成电路 1000 的操作期间, 击穿可以在第一漏极结构 1006 和第一源极结构 1026 之间发生, 或如果第二源极结构 1038。
23、 存在那么可以在第一漏极结构 1006 和第二源极 结构 1038 之间发生, 例如可以在静电放电 (ESD) 事件中发生。击穿电流可以在电流丝形成 之前触发 SCR 电流在第一漏极结构 1006 和第一源极结构 1026 之间发生, 或如果第二源极 结构 1038 存在那么触发 SCR 电流在第一漏极结构 1006 和第二源极结构 1038 之间发生。 0021 具有第一和第二漏极结构、 源极结构以及不同于图1中示出的SCRMOS晶体管其它 元件的其它配置的 SCRMOS 晶体管的实现在本实施例的保护范围内。 0022 认识到 p 沟道 SCRMOS 晶体管可以在如参考图 1 描述的集成电路。
24、中形成, 其中掺杂 剂极性适当改变。 0023 图 2A-2C 示出制造如图 1 中示出的集成电路中的步骤。 0024 参考图 2A, 集成电路 2000 在半导体衬底 2002 中和半导体衬底 2002 上形成, 半导 体衬底 2002 可以是单晶硅晶圆、 绝缘体上硅 (SOI) 晶圆、 具有不同晶向区域的混合定向技 术 (HOT) 晶圆, 或适合制造集成电路 2000 的其它材料。在本实施例中, 为 SCRMOS 晶体管定 义的区域中衬底 2002 的顶层是 p 型。深 n 型阱 2004 在衬底 2002 中形成, 例如通过离子注 入 n 型掺杂剂, 例如磷、 砷和锑进入衬底 2002。。
25、在本实施例的一个实现中, 深 n 阱 2004 可以 通过在 50keV 和 3MeV 之间的能量以 11012和 11013atoms/cm2(原子 /cm2) 之间的剂量将 磷离子注入, 继之以在高于 1050C 的温度将集成电路退火多于 4 小时来形成。在本实施例 的一个实现中, 深 n 阱 2004 的掺杂密度可以在 11015和 11017atoms/cm3之间。用于形 成深 n 阱 2004 的其它工艺在本发明的保护范围内。为清晰, 场氧化物的元件不在图 2A 到 图 2C 中示出。 0025 p 型管体区 2006 在源极区中形成, 例如通过将 p 型掺杂剂, 例如硼或可能的镓离。
26、 子注入衬底 2002 来形成。在本实施例的一个实现中, 管体区 2006 可以通过在 200keV 和 500keV 之间的能量以 51013和 51014atoms/cm2之间的剂量将硼离子注入来形成。在本 实施例的一个实现中, 管体区 2006 的掺杂密度可以在 51016和 11018atoms/cm2之间。 0026 参考图 2B, 栅介电层 2008 在衬底 2002 的顶面上形成, 与管体区 2006 重叠。栅介 电层2008可以是二氧化硅 (SiO2) 、 氮氧化硅 (SiON) 、 氧化铝 (Al2O3) 、 氮氧化铝 (AlON) 、 氧化 铪 (HfO) 、 硅酸铪 (H。
27、fSiO) 、 氮氧化硅铪 (HfSiON) 、 氧化锆 (ZrO) 、 硅酸锆 (ZrSiO) 、 氮氧化硅 锆 (ZrSiON) 、 上述材料的组合, 或其它绝缘材料的一层或更多层。由于在 50C 和 800C 之间 的温度暴露于含氮气等离子体或含氮气环境气体中, 因此栅介电层 2008 可以包括氮。栅介 电层 2008 通常在 3 和 15 纳米厚度之间。栅介电层 2008 可以由各种栅介电形成工艺的任 何一种, 例如热氧化、 氧化层的等离子体氮化, 和 / 或通过原子层淀积 (ALD) 的介电材料淀 积来形成。 0027 第一 MOS 栅极 2010 在栅介电层 2008 的顶面上形成。
28、, 与管体区 2008 的第一侧面重 叠。 第二MOS栅极2012在栅介电层2008的顶面上形成, 与管体区2008的第二侧面重叠, 该 第二侧面和第一 MOS 栅极 2010 相对。第一 MOS 栅极 2010 和第二 MOS 栅极 2012 可以由通 常称为多晶硅的多晶体硅、 氮化钛, 或其它导电材料形成。在本实施例的一些实现中, 由多 晶硅形成的 MOS 栅极 2010、 2012 可以部分或完全转变为金属硅化物, 例如硅化镍、 硅化钴、 说 明 书 CN 102822969 A 6 4/8 页 7 硅化钛或硅化铂。为清晰, 场板不在图 2B 到图 2C 中示出。为清晰, 侧壁隔板不在图。
29、 2B 到 图 2C 中示出。 0028 参考图 2C, 第一漏极结构 2014 具有 n 型中心化漏极扩散区 2016 和 p 型第一分布 式 SCR 端子 2018。中心化漏极扩散区 2016 和第一分布式 SCR 端子 2018 在邻近与管体区 2006 相对的第一 MOS 栅极 2010 的深 n 阱 2004 中形成。第二漏极结构 2020 具有 n 型分布 式漏极扩散区 2022 和 p 型第二分布式 SCR 端子 2024。分布式漏极扩散区 2022 和第二分布 式 SCR 端子 2024 在邻近与管体区 2006 相对的第二 MOS 栅极 2016 的深 n 阱 2004 中形。
30、成。 分布式漏极扩散区 2022 基本延伸到第二漏极结构 2020 的每个末端。 0029 中心化漏极扩散区 2016 和分布式漏极扩散区 2022 可以通过离子注入 n 型掺杂 剂进入衬底 2002 来形成。在本实施例的一个实现中, 中心化漏极扩散区 2016 可以通过在 20keV 和 60KeV 之间的能量以 51014和 51015atoms/cm2之间的剂量将砷离子注入, 并且 在 50keV 和 100keV 之间的能量以 51013和 51014atoms/cm2之间的剂量将磷离子注入来 形成。 0030 第一分布式 SCR 端子 2018 和第二分布式 SCR 端子 2024 。
31、通过离子注入 p 型掺杂剂 进入衬底 2002 来形成。在本实施例的一个实现中, 第一分布式 SCR 端子 2018 和第二分布 式 SCR 端子 2024 可以通过在 5keV 和 15KeV 之间的能量, 以 11015和 41015atoms/cm2之 间的剂量将硼离子注入来形成。 0031 第一源极结构 2026 在第一 MOS 栅极 2010 和第二 MOS 栅极 2012 之间管体区 2006 中形成。第一源极结构 2026 具有 n 型源极扩散区 2028 和 p 型管体接点扩散区 2030。在 本实施例的一个实现中, 源极扩散区 2028 与中心化漏极扩散区 2016 和分布式。
32、漏极扩散区 2022 同时形成。在本实施例的一个实现中, 管体接点扩散区 2030 与第一分布式 SCR 端子 2018 和第二分布式 SCR 端子 2024 同时形成。具有不同的漏极扩散区和管体接点扩散区配 置的第一源极结构的其它实现在本实施例的保护范围内。 0032 认识到p沟道SCRMOS晶体管可以通过掺杂剂极性的合适改变在集成电路中形成, 如参考图 2A-2C 描述。 0033 图 3 图解具有根据第二实施例形成的 n 沟道 SCRMOS 晶体管的集成电路。集成电 路 3000 在半导体衬底 3002 中和半导体衬底 3002 上形成, 如参考图 2A 描述。深 n 阱 3004 在衬。
33、底 3002 中形成, 如参考图 2A 描述。为清晰, 场氧化物的元件不在图 3 中示出。第一漏 极结构 3006 具有在深 n 阱 3004 中形成的 n 型中心化漏极扩散区 3008 和 p 型第一分布式 SCR 端子 3010, 如参考图 2C 描述。中心化扩散区 3008 中心设置在第一漏极结构 3006 中, 并延伸第一漏极结构 3006 的小于一半长度。在本实施例的一个实现中, 中心化漏极扩散区 3008 延伸第一漏极结构 3006 的小于三分之一。第一分布式 SCR 端子 3030 延伸到第一漏极 结构 3006 的每个末端。 0034 n 型 RESURF 区 3012 在中心。
34、化漏极扩散区 3008 的周围形成, 例如通过离子注入 n 型掺杂剂进入衬底 3002 来形成。RESURF 区 3012 在中心化漏极扩散区 3008 下延伸。在本 实施例的一个实现中, RESURF 区 3012 可以通过在 250keV 和 500keV 之间的能量以 21013 和 61013atoms/cm2之间剂量的将磷离子注入来形成。在本实施例中, RESURF 区 3012 不围 绕第一漏极结构 3006。 0035 第二漏极结构 3014 和可选的第三漏极结构 3016 在从第一漏极结构 3006 横向分 说 明 书 CN 102822969 A 7 5/8 页 8 离的深 。
35、n 阱 3004 中形成。第二漏极结构 3014, 以及如果第三漏极结构 3016 存在那么第三 漏极结构 3016 都具有 n 型分布式漏极扩散区 3018 和 p 型第二分布式 SCR 端子 3020。分 布式漏极扩散区 3018 基本延伸到第二漏极结构 3014 的每个末端, 并且如果第三漏极结构 3016存在那么基本延伸到第三漏极结构3016的每个末端。 在本实施例的其它实现中, 漏极 扩散区和 SCR 端子可以在图 3 中示出的第二漏极结构 3014 中不同地配置, 并且如果第三漏 极结构 3016 存在那么可以在图 3 中示出的第三漏极结构 3016 中不同地配置。 0036 p型。
36、第一管体区3022在第一漏极结构3006和第二漏极结构3014之间深n阱3004 中形成, 如参考图2A描述。 第一MOS栅极3024在衬底3002上形成, 邻近第一漏极结构3006 与第一管体区 3022 重叠。第二 MOS 栅极 3026 在衬底 3002 上形成, 邻近第二漏极结构 3014 与第一管体区 3022 重叠。MOS 栅极 3024、 3026 参考图 2B 描述形成。为清晰, 侧壁隔板不在 图 1 中示出。为清晰, 场板不在图 1 中示出。 0037 RESURF区3012从第一管体区3022横向分离。 RESURF区3012的掺杂密度比RESURF 区 3012 和第一管。
37、体区 3022 之间深 n 阱 3004 的掺杂密度大至少一倍。在本实施例的一个 实现中, RESURF区3012的掺杂密度可以大于11013atoms/cm3。 在本实施例的一个实现中, RESURF 区 3012 的掺杂密度可以在 RESURF 区 3012 和第一管体区 3022 之间深 n 阱 3004 的 掺杂密度的 5 和 50 倍之间。 0038 第一源极结构 3028 在第一管体区 3022 中形成, 如参考图 2C 描述。第一源极结构 3028 具有 n 型源极扩散区 3030 和 p 型管体接点扩散区 3032。具有不同的源极扩散区和管 体接点扩散区配置的第一源极结构的其它。
38、实现在本实施例的保护范围内。 0039 在第一漏极结构 3006 和第一管体区 3022 之间, 以及在第二漏极结构 3014 和第一 管体区 3022 之间的横向空间经调整, 因此在第一漏极结构 3006 和第一源极结构 3028 之间 的击穿比在第二漏极结构 3014 和第一源极结构 3028 之间的击穿更可能。 0040 如果第三漏极结构 3016 存在, 那么 p 型第二管体区 3034 在第一漏极结构 3006 和 第三漏极结构 3016 之间深 n 阱 3004 中形成。第三 MOS 栅极 3036 在衬底 3002 上形成, 邻 近第一漏极结构 3006 与第二管体区 3034 。
39、重叠。第四 MOS 栅极 3036 在衬底 3002 上形成, 邻近第三漏极结构 1016 与第二管体区 3034 重叠。第二源极结构 3040 在第二管体区 3034 中形成。第二源极结构 3040 包括源极扩散区 3030 和管体接点扩散区 3032。在第一漏极结 构 3030 和第二管体区 3034 之间, 以及在第三漏极结构 3016 和第二管体区 3034 之间的横 向空间经调整, 因此在第一漏极结构 3006 和第二源极结构 3040 之间的击穿比在第三漏极 结构 3016 和第二源极结构 3040 之间的击穿更可能。 0041 第一MOS栅极3024由耦合器3042电气耦合到第一。
40、源极结构3028中的源极扩散区 3030, 如在图 3 中示意示出, 以便防止反型层在第一 MOS 栅极 3024 下形成。第三 MOS 栅极 3036 如果存在, 那么由耦合器 3042 电气耦合到第二源极结构 3040 中的源极扩散区 3030, 以便防止反型层在第三 MOS 栅极 3036 下形成。 0042 在集成电路 3000 的操作期间, 击穿可以在第一漏极结构 3006 和第一源极结构 3028 之间发生, 或如果第二源极结构 3040 存在那么可以在第一漏极结构 3006 和第二源极 结构3040之间发生, 例如可以在静电放电 (ESD) 事件中发生。 在击穿期间, 碰撞电离可。
41、以在 RESURF区3012和深n阱3004之间的边界或邻近该边界发生, 生成向源极扩散区3030移动 的空穴和通过 RESURF 区 3012 向中心化漏极扩散区 3008 移动的电子。移动通过 RESURF 区 说 明 书 CN 102822969 A 8 6/8 页 9 3012 的电子可以提高中心化漏极扩散区 3008 和源极扩散区 3030 之间的电位差, 导致在中 心化漏极扩散区 3008 和源极扩散区 3030 之间总电流和电压差之间的正电阻关系, 这可以 进而在 SCRMOS 晶体管中减少电流丝形成。击穿电流可以在电流丝形成之前触发 SCR 电流 在第一漏极结构 3006 和第。
42、一源极结构 3028 之间发生, 或如果第二源极结构 3040 存在那么 触发 SCR 电流在第一漏极结构 3006 和第二源极结构 3040 之间发生。 0043 具有第一和第二漏极结构、 源极结构以及不同于图3中示出的SCRMOS晶体管其它 元件的其它配置的 SCRMOS 晶体管的实现在本实施例的保护范围内。认识到 p 沟道 SCRMOS 晶体管可以通过掺杂剂极性的合适改变在集成电路中形成, 如参考图 3 描述。 0044 图 4 图解具有根据第三实施例形成的 n 沟道 SCRMOS 晶体管的集成电路。为清晰, 场氧化物的元件、 场板和侧壁隔板不在图 4 中示出。集成电路 4000 在半导。
43、体衬底 4002 中 和半导体衬底 4002 上形成, 如参考图 2A 描述。深 n 阱 4004 在衬底 4002 中形成, 如参考图 2A 描述。第一漏极结构 4006 具有在深 n 阱 4004 中形成的 n 型中心化漏极扩散区 4008 和 p 型第一分布式 SCR 端子 4010, 如参考图 2C 描述。n 型 RESURF 区 4012 参考图 3 描述形成, 以便横向围绕第一漏极结构 4006。RESURF 区 4012 在中心化漏极扩散区 4008 下延伸。 0045 第二漏极结构 4014 在从第一漏极结构 4006 横向分离的深 n 阱 4004 中形成。第 二漏极结构 4。
44、014 具有分布式 n 型漏极扩散区 4016 和 p 型第二分布式 SCR 端子 4018。分 布式漏极扩散区 4016 基本延伸到第二漏极结构 4014 的每个末端。在本实施例的其它实现 中, 漏极扩散区和 SCR 端子可以在图 4 中示出的第二漏极结构 4014 中不同地配置。 0046 p 型管体区 4020 在第一漏极结构 4006 和第二漏极结构 4014 之间深 n 阱 4004 中 形成, 如参考图 2A 描述。第一 MOS 栅极 4022 在衬底 4002 上形成, 邻近第一漏极结构 4006 与管体区4020重叠。 第二MOS栅极4024在衬底4002上形成, 邻近第二漏极。
45、结构4014与管 体区 4020 重叠。MOS 栅极 4022、 4024 参考图 2B 描述形成。RESURF 区 4012 从管体区 4020 横向分离。RESURF 区 4012 的掺杂密度参考图 3 描述。 0047 源极结构 4026 在管体区 4020 中形成, 如参考图 2C 描述。源极结构 4026 具有 n 型源极扩散区 4028 和 p 型管体接点扩散区 4030。具有不同的源极扩散区和管体接点扩散 区配置的源极结构的其它实现在本实施例的保护范围内。 0048 在第一漏极结构 4006 和管体区 4020 之间, 以及在第二漏极结构 4014 和管体区 4020 之间的横向。
46、空间经调整, 因此在第一漏极结构 4006 和源极结构 4026 之间的击穿比在 第二漏极结构4014和源极结构4026之间的击穿更可能。 第一MOS栅极4022由耦合器4032 电气耦合到源极结构 4026 中的源极扩散区 4030, 以便防止反型层在第一 MOS 栅极 4022 下 形成。 0049 在集成电路 4000 的操作期间, 击穿可以在第一漏极结构 4006 和源极结构 4026 之 间发生, 例如可以在静电放电 (ESD) 事件中发生。在击穿期间, 碰撞电离可以在 RESURF 区 4012 和深 n 阱 4004 之间的边界或邻近该边界发生, 生成向源极扩散区 4028 移动。
47、的空穴和 通过 RESURF 区 4012 向中心化漏极扩散区 4008 移动的电子。移动通过 RESURF 区 4012 的 电子可以提高中心化漏极扩散区 4008 和源极扩散区 4028 之间的电位差, 在中心化漏极扩 散区 4008 和源极扩散区 4028 之间导致总电流和电压差之间的正电阻关系, 这可以进而在 SCRMOS晶体管中减少电流丝形成。 击穿电流可以在电流丝形成之前触发SCR电流在第一漏 极结构 4006 和源极结构 4026 之间发生。 说 明 书 CN 102822969 A 9 7/8 页 10 0050 具有第一和第二漏极结构、 源极结构以及不同于图4中示出的SCRM。
48、OS晶体管其它 元件的其它配置的 SCRMOS 晶体管的实现在本实施例的保护范围内。认识到通过省略一组 邻近的第二漏极结构 4014 和源极结构 4026 可以制造参考如图 4 描述的 SCRMOS 晶体管, 并 且该 SCRMOS 晶体管仍拥有上面叙述的属性。认识到 p 沟道 SCRMOS 晶体管可以通过掺杂剂 极性的合适改变在集成电路中形成, 如参考图 4 描述。 0051 图 5 图解具有根据第四实施例形成的 n 沟道 SCRMOS 晶体管的集成电路。为清晰, 场氧化物的元件、 场板和侧壁隔板不在图 5 中示出。集成电路 5000 在半导体衬底 5002 中 和半导体衬底 5002 上形。
49、成, 如参考图 2A 描述。深 n 阱 5004 在衬底 5002 中形成, 如参考图 2A 描述。第一漏极结构 5006 具有在深 n 阱 5004 中形成的 n 型中心化漏极扩散区 5008 和 p 型第一分布式 SCR 端子 5010, 如参考图 2C 描述。n 型第一 RESURF 区 5012 参考图 3 描述 形成, 以便横向围绕第一漏极结构 5006。第一 RESURF 区 5012 在中心化漏极扩散区 5008 下 延伸。 0052 第二漏极结构 5014 在从第一漏极结构 5006 横向分离的深 n 阱 5004 中形成。第 二漏极结构 5014 具有分布式 n 型漏极扩散区 5016 和 p 型第二分布式 SCR 端子 5018。分 布式漏极扩散区 5016 基本延伸到第二漏极结构 5014 的每个末端。在本实施例的其它实现 中, 漏极扩散区和 SCR 端子可以在图 5 中示出的第二漏极结构 5014 中不同地配置。N 型第 二RESURF区5020参考图3描述形成, 以便横向围绕第二漏极结构5014, 并在第二漏极结构。