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1、(10)申请公布号 CN 102820265 A (43)申请公布日 2012.12.12 CN 102820265 A *CN102820265A* (21)申请号 201210069383.9 (22)申请日 2012.03.15 102011005641.6 2011.03.16 DE H01L 21/8238(2006.01) H01L 27/092(2006.01) (71)申请人 格罗方德半导体公司 地址 英属开曼群岛大开曼岛 申请人 格罗方德半导体德累斯顿第一模数 有限责任及两合公司 (72)发明人 S弗拉克郝斯基 J亨治尔 (74)专利代理机构 北京戈程知识产权代理有限 公司 。
2、11314 代理人 程伟 王锦阳 (54) 发明名称 通过减少主动区的凹陷及移除间隔体以增进 晶体管效能 (57) 摘要 本发明涉及通过减少主动区的凹陷及移除间 隔体以增进晶体管效能， 基于优异的制程顺序可 形成半导体装置的精密晶体管， 其中可获得增加 紧密隔开栅极结构之间的空间以及减少主动区的 材料损失。 结果， 可省略习知用于描述漏极及源极 延伸区之横向外形的偏移间隔体以及可完全移除 用于深漏极及源极区的间隔体。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 8 页 附图 5 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明。
3、书 8 页 附图 5 页 1/2 页 2 1. 一种形成半导体装置的方法， 该方法包含下列步骤 ： 形成保护内衬于主动区上方以及在该主动区上形成栅极结构， 该栅极包含电介质覆盖 层 ； 在该保护内衬存在的情况下， 在该主动区中形成漏极及源极延伸区 ； 形成间隔体结构于该保护内衬上 ； 用该间隔体结构作为蚀刻掩膜来移除该保护内衬的暴露部份 ； 以及 在该间隔体结构存在的情况下， 通过在该主动区中形成深漏极及源极区来形成漏极及 源极区。 2. 如权利要求 1 所述的方法， 还包含下列步骤 ： 用该保护内衬的未移除部份作为蚀刻 中止材料来移除该间隔体结构。 3. 如权利要求 2 所述的方法， 还包含。
4、下列步骤 ： 移除该电介质覆盖层， 其中在同一蚀刻 制程中移除该电介质覆盖层及该间隔体结构。 4. 如权利要求 3 所述的方法， 还包含下列步骤 ： 在该栅极结构及该漏极及源极区中形 成金属硅化物。 5. 如权利要求 1 所述的方法， 还包含下列步骤 ： 形成应变诱发介电材料于该漏极及源 极区上方及该栅极结构上方。 6. 如权利要求 1 所述的方法， 还包含下列步骤 ： 执行植入制程以便在该保护内衬存在 的情况下加入反向掺杂物种。 7. 如权利要求 1 所述的方法， 其中， 形成该间隔体结构的步骤包括 ： 沉积氧化硅材料及 图案化该氧化硅材料以便形成间隔体组件。 8. 如权利要求 7 所述的方。
5、法， 还包含下列步骤 ： 由氧化硅材料形成该电介质覆盖层。 9. 如权利要求 1 所述的方法， 还包含下列步骤 ： 形成有 40 纳米或更短的栅极长度的该 栅极结构。 10. 一种方法， 包含下列步骤 ： 形成保护内衬在晶体管的主动区上方， 该保护内衬覆盖形成在该主动区上的栅极结 构 ； 利用通过该保护内衬来加入漏极及源极掺杂物种于该主动区中来形成漏极及源极延 伸区 ； 在该栅极结构的侧壁上形成间隔体组件 ； 用该间隔体组件作为植入掩膜来形成漏极及源极区于该主动区中 ； 以及 在形成该漏极及源极区后， 移除该间隔体组件与该栅极结构的电介质覆盖层。 11. 如权利要求 10 所述的方法， 其中，。
6、 通过执行共享蚀刻制程来移除该间隔体组件与 该电介质覆盖层。 12. 如权利要求 11 所述的方法， 其中， 执行该共享蚀刻制程的步骤更包括 ： 制备该漏极 及源极区的暴露表面区用以形成金属硅化物于其中。 13. 如权利要求 10 所述的方法， 其中， 形成该间隔体组件的步骤包括 ： 沉积氧化硅材料 于该保护内衬上以及用该保护内衬作为蚀刻中止层来图案化该氧化硅材料。 14. 如权利要求 10 所述的方法， 还包含下列步骤 ： 形成该栅极结构以便包含高 k 值介 电材料。 权 利 要 求 书 CN 102820265 A 2 2/2 页 3 15. 如权利要求 10 所述的方法， 还包含下列步骤。
7、 ： 用该间隔体组件作为蚀刻掩膜来图 案化该保护内衬。 16. 如权利要求 15 所述的方法， 其中， 在形成该漏极及源极区之前， 图案化该保护内 衬。 17. 如权利要求 15 所述的方法， 其中， 在形成该漏极及源极区之后， 图案化该保护内 衬。 18. 如权利要求 10 所述的方法， 还包含下列步骤 ： 在移除该间隔体组件之后， 形成应变 诱发介电层于该主动区及该栅极结构上方。 19. 一种半导体装置， 其包含 ： 主动区， 其形成于基板上方的 ； 栅极结构， 其形成于该主动区上该栅极结构包含电极材料与含有高 k 值介电材料的栅 极介电层 ； 保护内衬， 其具有形成于该电极材料的侧壁及该。
8、栅极介电层上的第一部份， 该保护内 衬有形成于该主动区上的第二部份 ； 漏极及源极区， 其形成于该主动区中 ； 以及 应变诱发介电材料， 其形成于该保护内衬附近及与该保护内衬接触。 20. 如权利要求 19 所述的半导体装置， 还包含形成于该漏极及源极区中的金属硅化 物， 其中该金属硅化物与该电极材料的横向偏移实质取决于该保护内衬的该第二部份。 权 利 要 求 书 CN 102820265 A 3 1/8 页 4 通过减少主动区的凹陷及移除间隔体以增进晶体管效能 技术领域 0001 本揭示内容大体有关于集成电路的制造领域， 且更特别的是， 有关于包含在早期 制造阶段形成之高 k 值金属栅极的晶。
9、体管。 背景技术 0002 复杂集成电路的制造需要提供大量的晶体管组件， 这些为复杂电路的主要电路组 件。例如， 在目前市售复杂集成电路中有数百万个晶体管。一般而言， 目前实施多种制程技 术， 其中对于复杂的电路， 例如微处理器、 储存芯片、 及类似物， 鉴于在操作速度及 / 或耗电 量及 / 或成本效率方面有优异的特性， CMOS 技术目前为最有前途的方法。在 CMOS 电路中， 互补晶体管， 亦即， p 型沟道晶体管及 / 或 n 型沟道晶体管， 用来形成电路组件， 例如反相 器及其它逻辑栅， 以设计高度复杂的电路总成， 例如 CPU、 储存芯片、 及类似物。MOS 晶体管 或一般的场效应。
10、晶体管， 不论是 n 型沟道晶体管还是 p 型沟道晶体管， 都包含所谓的 pn 结 (pn-junction)， 其由高度掺杂漏极和源极区与配置于漏极区、 源极区间之反向或弱掺杂沟 道区的接口形成。沟道区的导电率， 亦即， 导电沟道的驱动电流能力， 由形成于沟道区附近 以及用薄绝缘层与其隔开的栅极控制。除了别的以外， 沟道区在因施加适当控制电压至栅 极而形成导电沟道时的导电率取决于掺杂物浓度、 电荷载子的迁移率， 以及对于在晶体管 宽度方向有给定延伸部份的沟道区， 也取决于源极及漏极区之间的距离， 它也被称作沟道 长度。因此， 缩短沟道长度以及减少与其相关的沟道电阻率为增加集成电路操作速度的主。
11、 要设计准则。 0003 然而， 晶体管尺寸的持续微缩 (shrinkage) 涉及与其相关的多种问题， 必须予以 解决以免不当地抵消通过持续缩短 MOS 晶体管之沟道长度所得到的效益。例如， 漏极及源 极区在垂直方向及横向需要高度精密的掺杂物分布以便考虑到低值的片电阻率及接触电 阻率与所欲的沟道可控制性。 0004 在沟道长度减少下， 通常漏极及源极区需要浅掺杂物分布， 然而为了提供低串联 电阻则需要中高掺杂物浓度， 接着这导致与减少之晶体管沟道结合的所欲驱动电流。通常 用所谓的漏极及源极延伸区 ( 可为在栅极结构下面延伸适当地连接至沟道区的极浅掺杂 区 ) 来实现与低整体漏极及源极电阻结合。
12、的浅掺杂物分布。另一方面， 基于尺寸经适当地 制作的侧壁间隔体来调整离开沟道区的增加的横向偏移 (lateral offset)， 相较于漏极及 源极延伸区， 该侧壁间隔体用作植入掩膜供形成有所欲掺杂物浓度及深度增加的实际漏极 及源极区。通过适当地选择漏极及源极延伸区的尺寸， 从而对于沟道很短的晶体管可维持 沟道可控制性同时也提供漏极及源极区至沟道区的连接有想要的低整体串联电阻。结果， 对于精密晶体管组件的想要效能， 使漏极及源极延伸区与栅极有某一程度的重迭以便得到 低临界电压与高电流驱动能力是合乎需要的。 漏极及源极延伸区与栅极的重迭产生也被称 作密勒电容 (Miller capacitan。
13、ce) 的特殊电容耦合。通常， 基于植入制程来调整所欲的密 勒电容， 其中可加入漏极及源极掺杂物以便形成漏极及源极延伸区的基本组构， 其中随后 可基于一序列的退火制程来调整这些区域的最终形状， 其中使植入诱发损伤再结晶以及也 说 明 书 CN 102820265 A 4 2/8 页 5 可能发生某一程度的掺杂物扩散， 从而最终决定所得密勒电容。 0005 当持续地减少场效应晶体管的沟道长度时， 通常需要增加电容耦合的程度以便 维持沟道区的可控制性， 这通常需要修改栅极介电材料的厚度及 / 或材料组合物。例如， 对于约 80 纳米的栅极长度， 高效能晶体管可能需要厚度 2 纳米以下、 基于二氧化。
14、硅的栅极 介电材料， 不过这可能导致由热载子注入及电荷载子通过极薄栅极介电材料之直接穿隧 (direct tunneling)造成的漏电流增加。 由于进一步减少基于二氧化硅之栅极介电材料的 厚度可能变成与精密集成电路的热功率要求越来越不兼容， 尤其是设计用于低功率应用的 装置 ( 例如， 移动装置及其类似者 )， 已有人开发其它替代方法增加沟道区的电荷载子迁移 率， 从而也增强场效应晶体管的整体效能。在此方面极具前途的一个方法是在沟道区中产 生某一类型的应变， 由于硅中的电荷载子迁移率强烈取决于结晶材料的应变状态。 例如， 对 于有标准晶体组构的硅基沟道区， p 型沟道晶体管中的压缩应变分量可。
15、产生优异的电洞迁 移率， 从而增加 p 型沟道晶体管的切换速度及驱动电流。 0006 用于诱发晶体管沟道区中之所欲应变的有效机构之一是沉积紧邻晶体管的带有 高应力材料。为此目的， 经常在装置的接触层级 (contact level)， 亦即钝化晶体管及隔开 晶体管的层间介电材料， 形成金属化系统， 这可提供适当的材料， 例如形式为带有高应力的 氮化硅材料及其类似者， 使得内部应力可有效地作用于底下晶体管的沟道区。不过， 在精 密装置几何中， 一般以无孔隙 (void-free) 方式沉积层间介电材料难以达成， 因为紧密隔 开栅极结构之间的横向距离是在 150 纳米及更小的范围内。特别是， 结合。
16、上述应变诱发机 构， 在形成带有高应力介电材料时经常产生与沉积有关之不规则性 ( 例如， 孔隙 )， 因为在 此情形下， 沉积条件显着取决于在沉积介电材料时诱发高内部应力程度 (internal stress level) 的要求。 0007 此外， 鉴于减少低功率应用 ( 例如， 移动装置及其类似者 ) 的静态及动态漏电流， 已有人考虑适当地修改栅极介电材料的材料组合物使得对于栅极介电材料 ( 亦即， 用于得 到可接受程度的栅极漏电流者 ) 的实质适当厚度还是可实现所欲的高电容耦合。为此目 的， 已有人开发出材料系统， 相较于基于二氧化硅的常用材料 ( 例如， 氮氧化硅及其类似 者 )， 它。
17、们有明显较高的电介质常数。例如， 包括铪、 锆、 铝及其类似者的介电材料有明显较 高的电介质常数， 因而被称作高 k 值介电材料， 它们应被理解为有 10.0 以上之电介质常数 的材料。这些高 k 值介电材料常在早期制造阶段提供， 亦即在形成栅极结构时， 有可能结合 额外的含金属电极材料， 用来适当地调整功函数 (work function) 从而调整晶体管的临界 电压。由于在装置的进一步加工期间， 这些材料对于所遭遇的多种反应制程环境可能很敏 感， 因此必须确保这些材料的囊封， 这通常是通过在图案化复杂栅极层堆栈后立即形成适 当的氮化硅间隔体组件于敏感栅极材料的侧壁上来实现。 0008 基本。
18、上， 上述制程顺序基本上允许提供设计可用于低功率应用的潜在精密半导体 装置， 然而个别晶体管组件展现或多或少的高效能， 例如由于有整体减少的尺寸， 例如， 以 及通过提供高 k 值介电材料来实现的中低栅极漏电流。然而， 结果是在基于上述加工流程 所形成的半导体装置中可观察到显着的良率损失， 另外整体效能也低于预期， 但仍可使用 精密晶体管设计及材料组成物于栅极结构中。 0009 以下参考图 1a 及图 1b 更详细地描述基于经减少之关键尺寸 ( 例如， 40 纳米以下 之栅极长度 ) 来形成半导体装置的典型复杂制造流程。 说 明 书 CN 102820265 A 5 3/8 页 6 0010 。
19、图 1a 示意图示处于极先进制造阶段之半导体装置 100 的横截面图。如图示， 装置 100包含基板101与半导体层102， 在嵌入绝缘材料(未图示)形成于半导体层102下面时， 它们可一起形成 SOI( 绝缘体上硅 ) 架构。在其它情形下， 使用半导体层 102 与基板 101 之 结晶半导体材料直接接触的块体组构。半导体层 102 包含多个主动区， 这些主动区应被理 解为用适当隔离结构(未图示)横向界定以及有一或更多晶体管形成于其中及上方的半导 体区。为了便于说明， 在图 1a， 主动区 102a 被图示成包含晶体管 150a、 150b。晶体管 150a、 150b 可为 p 型沟道晶体。
20、管或 n 型沟道晶体管以及包含基于漏极及源极延伸区 152e 及深漏 极及源极区152d来形成的漏极及源极区152。 此外， 为了改善整体串联电阻， 通常在漏极及 源极区 152 中提供金属硅化物材料 153。此外， 晶体管 150a、 150b 各自包含栅极结构 160， 接着它包含通常含有高 k 值介电材料 ( 例如， 氧化铪及其类似者 ) 的栅极介电材料 161， 如 上述。此外， 应了解， 习知电介质组份或物种， 例如基于氧化硅的材料、 氮氧化硅及其类似 者， 可实现于栅极绝缘层161中以便提供稳定的接口特性及其类似者。 此外， 电极材料162， 它可包括特定功函数金属物种或其它含金属。
21、电极材料 ( 例如， 氮化钛、 钽、 氮化钽及其类似 者)， 形成于栅极介电材料161上以及也包含大量半导体材料， 例如硅。 此外， 在图示制造阶 段中， 提供金属硅化物163以便增强栅极结构160的电子特性。 此外， 如上述， 形成侧壁间隔 体 164 以便横向围封敏感的栅极材料， 例如栅极介电材料 161 及电极材料 162。为此目的， 经常使用密集的氮化硅材料。 此外， 提供间隔体165， 例如由二氧化硅构成者， 以及通常有适 合加入延伸区 152e 之漏极及源极掺杂物种的宽度。此外， 提供另一间隔体 166， 例如氮化 硅间隔体， 以及在图示制造阶段中， 有减少的宽度以及在进一步加工之。
22、前增加栅极结构 160 之间的横向距离 150x。 0011 可基于以下的制程策略来形成如图1a所示的半导体装置100。 通常利用公认有效 及复杂的微影、 蚀刻、 沉积及平坦化技术， 通过形成隔离区 ( 例如， 沟槽隔离 )， 来提供主动 区 102a。之后， 结合硬掩膜材料， 例如形式为氮化硅及其类似者， 提供用于栅极介电层 161 及电极材料 162 的适当材料。应了解， 如有必要， 在提供基于半导体的电极材料之前， 可应 用图案化制程以及适当的沉积制程以便提供各自符合p型沟道晶体管及n型沟道晶体管之 要求的功函数金属物种。在用于图案化材料 161、 162 的复杂制程后， 沉积间隔体组件。
23、 164 的内衬材料， 有可能结合间隔体 165 的材料， 因而基于例如各向异性蚀刻策略加以图案化， 接着是图案化间隔体 165。结果， 这些图案化制程造成主动区 102a 大量损失材料因而在完 成基本晶体管组态后导致明显的凹陷， 如150y所示。 基于间隔体组件165， 用离子植入形成 漏极及源极延伸区 152e， 有可能结合加入反向掺杂物种， 以便局部增加主动区 102a 的井区 掺杂物浓度(well dopant concentration)， 在形成栅极结构160之前可能已调整它的基本 掺杂物分布。 接下来， 例如通过沉积及图案化氮化硅材料接着是另一植入制程， 可形成间隔 体166， 。
24、以便加入深漏极及源极区152d的掺杂物种。 应了解， 间隔体166经装设成可符合用 以实作所欲复杂横向及垂直掺杂物分布的要求。然后， 在一或更多退火制程期间建立最终 掺杂物分布， 从而也活化掺杂物种以及使植入诱发损伤再结晶。 在某些方法中， 通过执行适 当蚀刻制程可减少间隔体组件 166 的宽度以便得到增加的横向距离， 如距离 150x 所示， 以 便改善用于层间介电材料之后续沉积的条件。就此情形而言， 也可能诱发主动区 102a 损失 一些材料， 因而也导致最终程度的凹陷150y。 之后， 应用公认有效之硅化技术以便形成材料 153 及 163， 其中通常在任何适当制造阶段， 例如在减少间隔。
25、体 166 及其类似者的宽度后立 说 明 书 CN 102820265 A 6 4/8 页 7 即移除在电极材料 162 上方的硬掩膜材料。 0012 图 1b 示意图示处于更进一步制造阶段的装置 100。如图示， 形成接触层级 120 的 第一介电材料 121 于主动区 102a 及栅极结构 160 上方。如以上所解释的， 经常提供形式为 带有高应力介电材料 ( 例如， 氮化硅材料 ) 的材料 121， 其基于电浆增强 CVD( 化学气相沉 积 ) 技术来沉积， 其中制程参数经调整成可得到所欲的高内部应力。例如， 当晶体管 150a、 150b 为 p 型沟道晶体管时， 形成有高内部压缩应力。
26、的材料 121。一方面， 材料 121 的沉积 可提供有高内部应力程度的中厚层以便增强晶体管 150a、 150b 的效能， 因而需要特定的制 程参数， 不过， 它可能不提供必要的间隙填充能力以便完全填满在栅极结构 160 之间的空 间。所以， 为了密集包装的装置区， 即使减少间隔体 166 的宽度用以得到距离 150x， 可能因 而导致有位于栅极结构 160 之间的孔隙 121v。然而， 孔隙 121v 可能导致装置在进一步加 工期间失效， 例如在形成及图案化另一层间介电材料 122 以便形成数个接触开孔 (contact opening)123 于其中时。就此情形而言， 开口 123 可连。
27、接至孔隙 121v， 然而它可能沿着宽度 方向延伸， 亦即沿着垂直于图1v之图纸平面的方向， 使得在填充接触开孔123时， 导电材料 也可能沉积于孔隙 121v 中， 从而形成可能使毗邻接触组件短路的嵌入 “钨沟道” 而导致显 着的良率损失。 0013 结果， 上述制程策略在形成晶体管 150a、 150b 的最终阶段可能造成显着的良率损 失， 同时显着凹陷 150y 也可能导致晶体管效能降低。 0014 鉴于上述情况， 本揭示内容有关于数种制造技术及半导体装置， 其中可提供包含 以 40 纳米以下之关键尺寸形成之场效应晶体管的半导体装置， 同时避免或至少减少上述 问题中之一或更多者的影响。 。
28、发明内容 0015 一般而言， 本揭示内容大体提供数种制造技术及半导体装置， 可实现适于给定晶 体管组构的优异晶体管效能， 对于其它给定晶体管组构则通过修改沉积层间介电材料时的 条件同时也减少晶体管之主动区的不当凹陷。为此目的， 基于保护内衬材料 (protective liner material) 可形成漏极及源极延伸区， 有可能结合反向掺杂区或晕圈区域 (halo region)， 在进一步加工期间也可使用该保护内衬材料用以形成用来加入深漏极及源极区 之漏极及源极掺杂物种的间隔体组件。以此方式， 可减少主动区在栅极结构附近的凹陷程 度， 从而提供优异的晶体管特性， 因为， 例如减少植入进。
29、入点的横向偏移使得施加的植入剂 量可减少， 尽管如此栅极与延伸区之间仍可得到想要的重迭。 此外， 由于主动区的材料损失 减少， 因此通过增加对应金属硅化物区的尺寸， 可实现优异的整体串联电阻。此外， 由于有 带图案的内衬材料， 可有效移除用于调整深漏极及源极区之横向分布的附加间隔体组件， 从而增加紧密隔开栅极结构之间的空间， 接着这可致能例如形式为带有高应力材料之层间 介电材料的沉积， 而对于其它给定晶体管尺寸不会诱发与沉积有关之不规则性。 0016 揭示于本文之一示范方法是有关于一种形成半导体装置的方法。该方法包括 ： 形 成保护内衬于主动区上方以及在该主动区上形成栅极结构， 该栅极包含电介。
30、质覆盖层。该 方法更包括 ： 在该保护内衬存在的情况下， 形成漏极及源极延伸区于该主动区中。此外， 形 成间隔体结构于该保护内衬上。该方法更包括 ： 用该间隔体结构作为蚀刻掩膜来移除该保 护内衬之暴露部份。另外， 该方法包括 ： 在该间隔体结构存在的情况下， 通过在该主动区中 说 明 书 CN 102820265 A 7 5/8 页 8 形成深漏极及源极区来形成漏极及源极区。 0017 揭示于本文之另一示范方法包括 ： 形成保护内衬于晶体管之主动区上方， 其中该 保护内衬覆盖形成于该主动区上的栅极结构。该方法更包括 ： 利用通过该保护内衬来加入 漏极及源极掺杂物种于该主动区中来形成漏极及源极延。
31、伸区。该方法更包括 ： 在该栅极结 构之侧壁上形成间隔体组件， 以及用该间隔体组件作为植入掩膜来形成漏极及源极区于该 主动区中。此外， 该方法包括 ： 在形成该漏极及源极区后， 移除该间隔体组件与该栅极结构 之电介质覆盖层。 0018 揭示于本文之一示范半导体装置包含 ： 形成于基板上方的主动区与形成于该主动 区上的栅极结构。该栅极结构包含电极材料与含有高 k 值介电材料的栅极介电层。该半 导体装置更包含保护内衬， 其具有形成于该电极材料之侧壁及该栅极介电材料上的第一部 份， 其中该保护内衬有形成于该主动区上的第二部份。 此外， 形成漏极及源极区于该主动区 中以及形成于该保护内衬附近并与其接触。
32、的应变诱发介电材料。 附图说明 0019 本揭示内容的各种具体实施例皆定义于随附权利要求中， 阅读以下参考附图的详 细说明可更加明白这些具体实施例。 0020 图 1a 及图 1b 示意图示半导体装置在各种制造阶段期间的横截面图， 其根据习知 策略， 在形成层间介电材料时， 主动区的显着凹陷及与沉积有关之不规则性可能导致装置 效能降低 ； 以及 0021 图 2a 至图 2h 示意图示半导体装置在各种制造阶段期间的横截面图， 其系根据示 范具体实施例， 藉由避免与沉积有关之不规则性， 可形成有优异效能的一或更多晶体管以 及有较高的生产良率。 具体实施方式 0022 尽管用如以下详细说明及附图所。
33、图解说明的具体实施例来描述本揭示内容， 然而 应了解， 以下详细说明及附图并非旨在限定本揭示内容为所揭示的特定示范具体实施例， 而是所描述的具体实施例只是用来举例说明本揭示内容的各种方面， 本发明的范畴是由随 附的权利要求定义。 0023 本揭示内容大体提供数种基于优异制造策略可形成晶体管的制造技术及半导体 装置， 对于其它给定设计要求， 可导致优异的晶体管效能及较高的生产良率。例如， 尤其是 在低功率应用中， 在考量场效应晶体管的栅极长度时， 必须基于小关键尺寸 ( 例如， 40 纳米 及更小 ) 来提供半导体装置的晶体管组件， 同时通常栅极结构必须加入精密的栅极材料， 例如高 k 值介电材。
34、料。此外， 在有高 “晶体管密度” 的装置区中， 在形成装置之接触层级后 立即形成用作蚀刻中止材料及 / 或应变诱发机构的介电层时， 可通过省略习知用来加入漏 极及源极延伸物种的间隔体组件来增加栅极结构之间的横向距离。此外， 也可以高效的方 式移除用来决定深漏极及源极区之横向掺杂物分布的间隔体， 藉此对于半导体装置的其它 给定几何约束可导致优异的沉积条件。 0024 此时参考图 2a 至图 2h 更详细地描述其它示范具体实施例， 其中必要时也可能参 考图 1a 及图 1b。 说 明 书 CN 102820265 A 8 6/8 页 9 0025 图 2a 的横截面图示意图示包含基板 201 及。
35、半导体层 202 的半导体装置 200。如先 前说明装置 100 时所述， 基板 201 与半导体层 202 可按照装置 200 之整体概念所要求的来 形成 SOI 组构或块体组构。此外， 可用以浅沟槽隔离及其类似者之形式提供的隔离区 202c 把半导体层 202 分成多个主动区。为了便于说明， 图 2a 图示单一主动区 202a。此外， 在此 制造阶段中， 主动区202a上可形成数个栅极结构260。 在此制造阶段中， 栅极结构260可包 含栅极介电层 261， 在一些示范具体实施例中， 它可包含高 k 值介电材料， 也如以上所述者， 接着是一或更多电极材料 262( 例如， 含金属电极材料，。
36、 未图示 ) 与基于半导体之材料。此 外， 电介质覆盖层 267， 例如由二氧化硅构成者， 可形成于电极材料 262 上方。应了解， 介电 层261与电极材料262可具有任何适当组构按需要用以实现所欲功函数以及因而形成于主 动区 202a 中及上方之晶体管的临界电压。同样， 若认为适当或必要时， 主动区 202a 的表面 可包含适当半导体合金(未图示)用以调整对应晶体管特性。 例如， 可只针对一些晶体管提 供任何此类半导体合金， 例如硅 / 锗合金， 如果任何此类晶体管要求特定的临界电压值时。 0026 如图 2a 所示的半导体装置 200 可基于以下制程来形成。在形成隔离区 202c( 可 。
37、用微影、 蚀刻、 沉积、 退火及平坦化技术实现 ) 后， 根据要形成于主动区 202a 中及上方之一 或更多晶体管的特性， 可形成主动区 202a 的基本掺杂物浓度。为此目的， 可应用公认有效 的植入技术及掩膜方案。之后， 栅极结构 260 的形成可通过沉积或大体形成用于层 261 及 至少一部份材料262的适当材料， 如有必要可予以图案化， 以便适当地调整栅极结构260对 于其它装置区之其它栅极结构的功函数。在其它情形下， 单一电极材料 262 可能适合用来 得到想要的晶体管特性。因此， 在沉积材料 262 及覆盖材料 267 后， 有可能结合其它材料， 例如ARC(抗反射涂层)材料及其类似。
38、者， 可应用复杂图案化制程以便形成有所欲横向尺寸 的栅极结构 260。例如， 在精密应用中， 栅极结构 260 的长度， 亦即电极材料 262 的水平延 伸， 可等于 40 纳米及更小。应了解， 在一些示范具体实施例中， 可提供形式与间隔体结构之 蚀刻特性实质相同的覆盖材料 267， 该间隔体结构可在后期制造阶段提供以便形成深漏极 及源极区于主动区 202a 中。 0027 图 2b 示意图示有保护内衬 2641 形式于主动区 202a 之任何暴露部份及栅极结构 260 之表面区上的装置 200。为此目的， 可应用公认有效之沉积技术， 例如多层沉积制程、 低 压 CVD(LPCVD) 或上述任。
39、何组合， 以便提供有 1 至数纳米厚的氮化硅材料。应了解， 用于形 成高度共形氮化硅材料的任何此类沉积技术在本技艺皆公认有效。 0028 图 2c 示意图示在一或更多植入制程 203、 204 期间的装置 200。例如， 在植入制程 203 期间， 漏极及源极掺杂物种可加入主动区 202a， 从而形成源极及漏极延伸区 252e。因 此， 在植入制程 203 期间， 保护内衬 2641 存在并且实质决定制程 203 进入点对于电极材料 262 的横向偏移。由于高度共形地沉积材料 2641， 该偏移实质取决于 1 至数纳米的初始层 厚， 藉此基于减少之植入剂量， 漏极及源极延伸区252e与电极材料。
40、262能有想要的重迭。 结 果， 与基于专属偏移间隔体(如图1a及图1b所示之间隔体165)来形成的习知晶体管相比， 延伸区 252e 的所得 pn 结有减少的浓度梯度， 因而可减少栅极诱发的漏极泄露。应了解， 在 内衬 2641 存在下， 可立即调整其它植入参数， 例如植入能量， 以便得到想要的穿透深度。 0029 之后， 如有必要， 可应用另一植入制程 204 以便加入反向掺杂物种来形成反向掺 杂或晕圈区域 254， 其中应了解， 术语反向掺杂是关于漏极及源极延伸区 252e 的导电类型。 此外， 就此情形而言， 由保护内衬 2641 提供的减少横向偏移可导致制程 204 期间的植入能 说。
41、 明 书 CN 102820265 A 9 7/8 页 10 量减少， 因而也有助于优异的制程条件。 0030 在植入制程 203、 204 之后， 通过沉积间隔体层可继续该加工， 在一些示范具体实 施例中， 该间隔体层可基于与覆盖层 267 有极类似之蚀刻特性的介电材料来形成。例如， 用 二氧化硅材料的形式， 可提供该间隔体层， 其可基于公认有效之沉积技术来沉积。之后， 可 执行图案化制程， 其中保护内衬 2641 可有效地用作蚀刻中止层以便得到侧壁间隔体组件。 0031 图 2d 示意图示有间隔体 266 形成于内衬 2641 上的半导体装置 200。为此目的， 如 上述， 可应用制程顺序。
42、。结果， 可实现漏极及源极延伸区 252e 相对于栅极结构 260 的定位 与间隔体组件 266 的图案化而不会不当地造成主动区 202a 的材料腐蚀。在一些示范具体 实施例中， 可执行另一植入制程205a以便加入深漏极及源极区252d的掺杂物种， 这可在内 衬 2641 存在下达成， 如图 2d 所示。另一方面， 间隔体组件 266 可定义深漏极及源极区 252d 的横向分布。在其它示范具体实施例中， 在此制造阶段可省略植入制程 205a。 0032 图 2e 示意图示处于更进一步制造阶段的半导体装置 200。如图示， 可图案化内衬 2641( 参考图 2d) 以便移除它的任何暴露部份， 藉。
43、此形成有第一部份 264b 形成于栅极结构 260 之侧壁上的保护内衬或间隔体 264 而因此局限材料 261、 262。此外， 间隔体或内衬 264 包含形成于主动区 202a 上的第二部份 264a， 亦即延伸区 252e， 其中部份 264a 的横向延伸 实质取决于间隔体 266 的宽度。基于 “温和的” 蚀刻制程可实现内衬 2641 的图案化 ( 参考 图 2d)， 例如基于湿化学蚀刻化学方法或电浆辅助蚀刻配方， 其中有多种选择性蚀刻配方可 用来对于二氧化硅及硅材料有选择性地蚀刻氮化硅。在对应蚀刻制程期间， 可产生某一程 度的凹陷， 如 250y 所示， 不过， 这明显小于如图 1a 。
44、及图 1b 所示之半导体装置 100 主动区 102a 的显着凹陷。此外， 应了解， 凹陷 250y 是通过间隔体 266 而与栅极材料 262 横向偏移。 0033 如以上在说明图 2d 时所述， 在加入深漏极及源极区 252d 后， 可执行内衬 2641 的 图案化使得在执行数个掩膜步骤及阻剂移除制程时， 该内衬仍可用作有效的蚀刻中止材 料， 按典型需要供加入用于不同导电型之晶体管的漏极及源极掺杂物。 在其它情形下， 如图 2e 所示， 在形成保护内衬或间隔体 264 后， 可应用用于形成深漏极及源极区 252d 的植入制 程 205b。之后， 可应用一或更多退火制程以便调整最终垂直及横向。
45、掺杂物分布以及也使植 入诱发损伤再结晶。就此情形而言， 由于用于形成延伸区 252e 的植入剂量减少， 在掺杂物 活化及再结晶方面， 可得到优异的效率， 尤其是在沟道区 251 附近。 0034 图 2f 示意图示处于更进一步制造阶段的装置 200， 其中可应用蚀刻制程 206 以便 移除间隔体 266， 其中， 如前述， 同时可移除电介质覆盖层 267。例如， 如果组件 266、 267 实 质由二氧化硅构成的话， 可执行基于氟化氢 (HF) 的蚀刻制程。就此情形而言， 间隔体 264 可用作有效的蚀刻中止材料， 同时对于主动区202a及电极材料262可实现高度的选择性以 避免这些组件的不当。
46、材料腐蚀。另一方面， 在一些示范具体实施例中， 蚀刻制程 206 可同时 制备主动区 202a 的任何暴露表面区以及材料 262 供后续制程用来形成金属硅化物从而有 助于高效的整体制造流程。同时， 间隔体结构 266 的移除可导致栅极结构 260 之间的距离 增加。另一方面， L 形间隔体 264 还可提供高效的硅化掩膜以便决定要形成于漏极及源极 区 252 之金属硅化物材料的横向偏移。 0035 图2g示意图示处于更进一步制造阶段的装置200。 如图示， 完成晶体管250a、 250b 的基本组构， 亦即形成金属硅化物 253 于漏极及源极区 252 以及也形成金属硅化物 263 于 栅极结。
47、构 260 中。为此目的， 可应用任何适当硅化技术。如上述， 金属硅化物区 253 的横向 说 明 书 CN 102820265 A 10 8/8 页 11 偏移实质取决于内衬或间隔体 264 的部份 264a。此外， 对于给定几何组构的装置 200， 可 增加栅极结构 260 之间的横向空间， 如横向距离 250x 所示， 这是因为完全移除间隔体组件 266( 参考图 2e) 以及没有任何其它间隔体组件， 例如用于习知方法形式为间隔体组件 165 的偏移间隔体 ( 参考图 1a、 图 1b)。结果， 在后续沉积制程期间， 会遭遇明显较不关键的表 面状态， 这可导致产生与沉积有关之不规则性的机。
48、率显着减少。此外， 如图示， 相较于习知 策略， 凹陷 250y 也明显地较不显着， 藉此能够提供厚度增加的金属硅化物区 253， 接着这可 产生优异的接触电阻率。 0036 图 2h 示意图示处于更进一步制造阶段的装置 200。如图示， 接触层级 220 的第一 介电层 221 可形成于主动区 202a 及栅极结构 260 上方。由于距离 250x 增加， 可提供有所 欲层厚的层 221 以及产生任何孔隙的机率明显减少， 如上述， 习知这会因嵌入钨沟道而造 成显着的良率损失。因此， 基于材料层 221 能可靠地图案化另一介电材料 222 以及接着可 形成接触开孔， 也如以上在说明装置 100。
49、 时所述。应了解， 在一些示范具体实施例中， 至少 可提供有高内部应力程度的材料层 221 以便进一步增强晶体管 250a、 250b 的效能， 其中由 于距离 250x 增加而可提供数量增加的带应力材料， 或其中对于给定层厚， 可显着减少产生 与沉积有关之孔隙的机率。 0037 结果， 本揭示内容可提供数种制造技术及半导体装置， 其中省略用于描绘漏极及 源极延伸区之外形的偏移间隔体以及有效地移除用于形成深漏极及源极区的间隔体可产 生最终晶体管几何而大幅放宽用于沉积层间介电材料 ( 例如， 带有高应力介电材料 ) 的任 何限制。 同时， 主动区的硅损失明显较低以及更加偏离沟道区， 因而也有助于增强电子装置 特性。 最后， 由于可省略例如沉积及图案化偏移间隔体材料的制程步骤， 可提高整体制程的 总生产量。 因此， 对于低功率应用， 可提供有优异特性和有较高生产良率及总生产量的高效 能晶体管。 0038 本领域技术人员基于本说明可明白本揭示内容的其它修改及变体。因此， 本说明 应被视为仅供图解说明而且目的是用来教导本领域技术人员实施本文提供之教导的一般 方式。应了解， 应将图示及描述于本文的形式应视为目前为较佳的具体实施例。 说 明。