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1、(10)申请公布号 CN 102929755 A (43)申请公布日 2013.02.13 CN 102929755 A *CN102929755A* (21)申请号 201210366315.9 (22)申请日 2012.09.27 G06F 11/26(2006.01) (71)申请人 许继集团有限公司 地址 461000 河南省许昌市许继大道 1298 号 申请人 河南许继仪表有限公司 国家电网公司 (72)发明人 万鸿俊 庞浩 林向阳 都正周 马永武 孙超亮 歹志阳 王林 张斌斌 张书同 (74)专利代理机构 郑州睿信知识产权代理有限 公司 41119 代理人 胡泳棋 (54) 发明名。
2、称 一种 CPU 模块地址和数据总线的故障检测方 法 (57) 摘要 本发明涉及一种 CPU 模块地址和数据总线的 故障检测方法， 属于电子产品制造技术领域。 本发 明通过首先在操作RAM之前将CPU的IO口线全部 设置为低电平输出状态 ； 再向 RAM 的连续地址范 围依次置高一根数据线写入数据再读回验证， 用 于检测 CPU 的数据总线短路和断路情况 ； 然后依 次置高一根地址线向 RAM 写入低位不同且其余高 位为 0 的不同数据， 读回验证 ； 最后换成高位不同 且其余低位为0的数据做相同测试， 用于检测CPU 的地址总线短路断路情况以及地址总线与数据总 线之间的短路情况。本发明能够快。
3、速和可靠的检 测 CPU 模块在大规模生产过程因为制板和焊接所 导致的地址和数据总线出现故障的问题。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 1 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 1 页 1/1 页 2 1. 一种 CPU 模块地址和数据总线的故障检测方法， 其特征在于 ： 该测试方法的步骤如 下 ： 1） . 将 CPU 的 IO 口线全部设置为低电平输出状态 ； 2） . 向 CPU 片外扩展 RAM 的连续地址范围依次置高每一根数据线写入数据， CPU 从片外 扩展的 RAM 的上述连续地址。
4、中读取写入的数据， 判断读取的数据和写入的数据是否相同， 如果全部都相同， 则进入步骤 3） ， 如果不全部相同则说明在 CPU 模块的访问控制线、 数据总 线、 IO 口线中存在短路断路故障 ； 3） . 依次置高 CPU 片外扩展的 RAM 的每一根地址线， 向其写入低位不同且其余高位为 0 的不同数据， 并进行读回验证， 如果读取的数据与写入的数据全部相同， 则进入步骤 4） ， 如果不全相同， 则说明在 CPU 模块的地址总线、 IO 口线中存在短路断路故障 ； 4） . 依次置高 CPU 片外扩展的 RAM 的每一根地址线， 向其写入高位不同且其余低位为 0 的不同数据， 并进行读回。
5、验证， 如果读取的数据与写入的数据不全相同， 则说明在 CPU 模块 的地址总线、 IO 口线中存在短路断路故障。 2. 根据权利要求 1 所述的 CPU 模块地址和数据总线的故障检测方法， 其特征在于 ： 所 述步骤 2） 中连续地址范围是指地址为 0 至 （ND-1） ， ND为 CPU 数据总线宽度。 3. 根据权利要求 1 所述的 CPU 模块地址和数据总线的故障检测方法， 其特征在于 ： 所 述的步骤 3） 中写入的数据是低 （ND/2） 位不同且其余高位为 0 的不同数据， 其中 NA为 CPU 模块地址总线宽度。 4. 根据权利要求 1 所述的 CPU 模块地址和数据总线的故障检。
6、测方法， 其特征在于 ： 所 述的步骤 4） 中写入的数据是高 （ND/2） 位不同且其余低位为 0 的不同数据， 其中 ND为 CPU 模块数据总线宽度。 5. 根据权利要求 1 所述的 CPU 模块地址和数据总线的故障检测方法， 其特征在于 ： 所 述步骤 1） 中将 CPU 的 IO 口线全部设置为低电平的输出状态是为了将短路的数据和地址线 电平固定为低电平， 使与 IO 口线搭连的地址和数据线被拉低， 从而识别出数据写入和读取 时出现的错误。 6. 根据权利要求 1 所述的 CPU 模块地址和数据总线的故障检测方法， 其特征在于 ： 所 述步骤 3） 和步骤 4） 之间的顺序是可以调换。
7、的。 权 利 要 求 书 CN 102929755 A 2 1/4 页 3 一种 CPU 模块地址和数据总线的故障检测方法 0001 术领域 本发明涉及一种 CPU 模块地址和数据总线的故障检测方法， 属于电子产品制造技术领 域。 背景技术 0002 随着自动化水平的提高， 各种基于嵌入式计算机技术的自动化设备应用越来越广 泛。 为了提高研发效率和节约生产成本， 自动化设备的控制核心通常会被模块化， 形成通用 的主控单元部件， 即CPU模块， 用于各种功能不同的自动化设备中。 CPU模块是运算核心， 其 它应用、 驱动、 接口等功能再由外围功能扩展电路板来实现。CPU 模块硬件最基本的部分包 。
8、括处理器和基于总线扩展的片外存储器， 此外还有引到模块接口上的 IO 口线。复用的 IO 口线既可做为IO输入输出信号线， 也可通过CPU配置为串口、 USB、 模数转换等功能信号线， 其具体应用功能由外围功能扩展电路板和程序软件决定。如图 1 所示， CPU 模块将处理器 和片外存储器和必要的电源、 时钟电路设计在一块硬件电路板上并通过接插件引出 CPU 的 IO 口线等各种外设资源。 0003 在 CPU 模块的大批量生产过程中， 需要快速的对新模块进行生产测试， 主要目的 是为了检测出在制板、 焊接过程中发生的短路、 断路等硬件问题。特别是 BGA 封装的 CPU 形 式， 总线排序没有。
9、规律， 其焊接问题也难以通过肉眼观察发现。 以往通过相邻地址和数据信 号线通断关系的测试， 难以适应这种无序的布线方式。同时， 依据前述对 CPU 模块结构的介 绍， 模块测试最核心的是 IO 口线、 地址和数据总线的故障检测。目前已有文献和资料， 没有 一个通用的、 能快速和可靠的检测地址和数据总线质量问题的方法。 发明内容 0004 本发明的目的是提供一种 CPU 模块地址总线和数据总线的故障检测方法， 以解决 目前通过相邻地址和数据总线通断关系的检测方法无法对布线无序的 CPU 模块地址和数 据总线进行检测的问题。 0005 本发明为解决上述技术问题而提供一种 CPU 模块地址和数据总线。
10、的故障检测方 法， 该检测方法的步骤如下 ： 1） . 将 CPU 的 IO 口线全部设置为低电平输出状态 ； 2） . 向 CPU 片外扩展 RAM 的连续地址范围依次置高每一根数据线写入数据， CPU 从片外 扩展的 RAM 的上述连续地址中读取写入的数据， 判断读取的数据和写入的数据是否相同， 如果全部都相同， 则进入步骤 3） ， 如果不全部相同则说明在 CPU 模块的访问控制线、 数据总 线、 IO 口线中存在短路断路故障 ； 3） . 依次置高 CPU 片外扩展的 RAM 的每一根地址线， 向其写入低位不同且其余高位为 0 的不同数据， 并进行读回验证， 如果读取的数据与写入的数据。
11、全部相同， 则进入步骤 4） ， 如果不全相同， 则说明在 CPU 模块的地址总线、 IO 口线中存在短路断路故障 ； 4） . 依次置高 CPU 片外扩展的 RAM 的每一根地址线， 向其写入高位不同且其余低位为 0 说 明 书 CN 102929755 A 3 2/4 页 4 的不同数据， 并进行读回验证， 如果读取的数据与写入的数据不全相同， 则说明在 CPU 模块 的地址总线、 IO 口线中存在短路断路故障。 0006 所述步骤 2） 中连续地址范围是指地址为 0 至 （ND-1） ， ND为 CPU 数据总线宽度。 0007 所述的步骤 3） 中写入的数据是低 （ND/2） 位不同且。
12、其余高位为 0 的不同数据， 其中 NA为 CPU 模块地址总线宽度。 0008 所述的步骤 4） 中写入的数据是高 （ND/2） 位不同且其余低位为 0 的不同数据， 其中 ND为 CPU 模块数据总线宽度。 0009 所述步骤 1） 中将 CPU 的 IO 口线全部设置为低电平的输出状态是为了将短路的数 据和地址线电平固定为低电平， 使与 IO 口线搭连的地址和数据线被拉低， 从而识别出数据 写入和读取时出现的错误。 0010 所述步骤 3） 和步骤 4） 之间的顺序是可以调换的。 0011 本发明的有益效果是 : 本发明通过向 RAM 的连续地址范围依次置高一根数据线 写入数据再读回验证。
13、， 用于检测 CPU 的数据总线短路和断路情况 ； 依次置高一根地址线向 RAM 写入低位不同且其余高位为 0 的不同数据， 读回验证 ； 然后换成高位不同且其余低位为 0 的数据做相同测试， 用于检测 CPU 的地址总线短路断路情况以及地址总线与数据总线之 间的短路情况。此方法能够快速和可靠的检测 CPU 模块在大规模生产过程可能出现的制板 和焊接问题。 附图说明 0012 图 1 是 CPU 模块的基本结构框图 ； 图 2 是本发明的 CPU 模块生产测试系统的示意图 ； 图 3 是本发明的 CPU 模块地址和数据总线的故障检测方法的电路示意图。 具体实施方式 0013 下面结合附图对本发。
14、明的具体实施方式作进一步的说明。 0014 目前嵌入式系统使用的 CPU 具有很多管脚， 这些管脚除了电源、 固定的调试接口 之外， 主要包括 ： 地址总线、 数据总线、 以及 IO 口线， 它们在芯片管脚上通常会交错排列， 管 脚和布线距离都很近。目前， 各种 CPU 的 IO 口线通常在默认情况下， 都是做为逻辑电平信 号的输入和输出接口。 如果通过程序配置， 可以再启动某些IO的特殊功能， 比如 ： 串口、 SPI 口、 CAN 接口、 AD 输入等。当然， 本发明仅着重说明地址和数据总线的测试， 没有将 IO 线的 测试。但是， 地址和数据总线测试第一步， 先需要设置这些 IO 线。 。
15、0015 1） . 将 CPU 的 IO 口线全部设置为低电平输出状态， 用于将短路的数据地址线电平 固定为低电平， 使与 IO 口线答连的地址和数据线被拉低， 从而使数据写入和读取出现可识 别的错误， 最终检测出 CPU 模块的故障。 0016 2） . 在 CPU 通过地址和数据总线向片外扩展的 RAM 的地址 0 至 （ND-1） 内依次写入 ND个数据， 写入的数据分别为 DW1(k)=2k， 其中 ND为 CPU 数据总线宽度， k=0、 1、 2、 (ND-1) ； 3） .CPU 从片外扩展 RAM 的地址 0 至 (ND-1) 中读取数据 DR1(k)， 判断读取数据 DR1(。
16、k) 和 写入数据DW1(k)是否相同， 如果都相同， 说明CPU模块的数据总线正常， 没有出现故障， 则执 行步骤 4） ， 如果存在 k 使读取数据 DR1(k) 和写入数据 DW1(k) 不同， 则检测结束， 并输出测试 说 明 书 CN 102929755 A 4 3/4 页 5 信息为测试失败， 并指示以下两种情况的模块故障 ： 第一种情况， CPU 的访问控制线和数据 总线存在短路或断路 ； 第二种情况， CPU 的 IO 口线与数据总线存在短路。 0017 4） .CPU 通过地址和数据总线向片外扩展的 RAM 的地址 A1(k) 依次写入 (NA+1) 个 数据， 其中 NA为。
17、 CPU 地址总线宽度， 当 k=0 时， A1(k)=0， 写入数据 DW2(k)=0， 当 k=1、 2、 NA 时， 写入数据 DW2(k) 为低 (ND/2) 位不同且其余高位为 0 的不同数据， 然后再从片外扩展的 RAM 的地址 A1(k) 读取数据 DR2(k)， 判断读取数据 DR2(k) 和写入数据 DW2(k) 是否相同， 如果 都相同， 则说明 CPU 模块的地址总线没有出现故障， 如果不完全相同， 则说明在 CPU 模块的 地址总线、 IO 口线中存在短路断路故障。 实施例 0018 本发明实施例的生产测试系统如图2所示， 计算机通过USB与测试工装相连， 被测 CPU。
18、 模块通过顶针与测试工装建立电气连接， 被测 CPU 模块可在 USB 主机的控制下执行特 定的程序， 并实现 IO 口线设置、 地址和数据总线访问功能。被测 CPU 模块上的电路关系如 图 3 所示， CPU 与 RAM 间共有 24 根地址线、 32 根数据线和若干控制线相连， CPU 还有 IO 口 线等通过对外接插件引出。本实施例中的 CPU 模块地址和数据总线的故障检测方法的具体 步骤如下 ： 1.将CPU的IO口线全部设置为低电平输出状态， 用于当IO口线与数据地址线短路时， 可以将短路的数据地址线电平固定为低电平， 从而使与 IO 口线答连的地址和数据线被拉 低， 从而时数据写入。
19、和读取出现可识别的错误， 最终检测出 CPU 模块的故障。 0019 2.CPU 向片外扩展的 RAM 的地址 0 至 (ND-1) 内依次写入 ND个数据， 写入数据分别 为 DW1(k)=2k， 其中 ND为 CPU 数据总线宽度 32， k=0, 1, 2, ,31， 即依次置高每一根数据 线， 然后 CPU 再从片外扩展的 RAM 的 0 至 (ND-1) 读取数据 DR1(k)， 最后如果写入数据 DW1(k) 和读取数据 DR1(k) 都相同， 则继续下一步处理 ； 否则， 如果存在 k 使 DW1(k) 和 DR1(k) 不同， 生产测试结束， 并输出测试信息为测试失败。 002。
20、0 3.CPU 向片外扩展的 RAM 的地址 A1(k) 依次写入 (NA+1) 个数据， 其中 NA为 CPU 地 址总线宽度 24， 当 k=0 时， A1(k)=0， 写入数据 DW2(k)=0， 当 k=1, 2, , 24 时， A1(k)=2(k-1)， 写入数据 DW2(k)=k， 显然 DW2(k) 满足低 16 位不同且其余高位为 0 的不同数据， 然后再从片 外扩展的RAM的地址A1(k)读取数据DR2(k)， 最后如果写入数据DW2(k)和读取数据DR2(k)都 相同， 则继续下一步处理 ； 否则， 如果存在 k 使 DW2(k) 和 DR2(k) 不同， 生产测试结束，。
21、 并输出 测试信息为测试失败。 0021 4.CPU向片外扩展的RAM的地址A1(k)依次写入(NA+1)个数据， 其中NA为CPU地址 总线宽度 24， 当 k=0 时， A1(k)=0， 写入数据 DW2(k)=0， 当 k=1, 2, , 24 时， A1(k)=2(k-1)， 写 入数据 DW2(k)= k216， 显然 DW2(k) 满足高 16 位不同且其余低位为 0 的不同数据， 然后再从 片外扩展的 RAM 的地址 A1(k) 读取数据 DR2(k)， 最后如果写入数据 DW2(k) 和读取数据 DR2(k) 都相同， 则说明高 CPU 模块的地址总线没有出现故障 ； 否则， 。
22、如果存在 k 使 DW2(k) 和 DR2(k) 不同， 生产测试结束， 并输出测试信息为测试失败。 0022 理论上， 2、 3、 4 都可以调换测试顺序， 只要出现数据写入和读取不符， 则发现故 障， 也不必要求先确认数据总线没问题， 再测试地址总线。但是， 如果数据总线测试放在地 址总线测试之前， 更容易定位故障， 以便做后续的 CPU 模块维修工作。即， 步骤 2 发现故障， 说 明 书 CN 102929755 A 5 4/4 页 6 则先维修检查数据总线 ； 步骤 2 确认数据总线正常后， 再进行步骤 3、 4， 如果步骤 3 和 4 故 障， 只需要检查地址总线， 步骤 3 和 4 的顺序是可以互换的。 说 明 书 CN 102929755 A 6 1/1 页 7 图 1 图 2 图 3 说 明 书 附 图 CN 102929755 A 7 。