《闪存及其读取方法.pdf》由会员分享，可在线阅读，更多相关《闪存及其读取方法.pdf（13页珍藏版）》请在专利查询网上搜索。
1、10申请公布号CN104157307A43申请公布日20141119CN104157307A21申请号201410398312222申请日20140813G11C16/06200601H01L27/11520060171申请人芯成半导体（上海）有限公司地址200030上海市徐汇区漕溪北路28号21C室72发明人张有志林志光陶凯宁丹谢健辉沈安星74专利代理机构上海一平知识产权代理有限公司31266代理人成春荣竺云54发明名称闪存及其读取方法57摘要本发明涉及半导体器件，公开了一种闪存及其读取方法。本发明中，该闪存中的每个闪存单元包含一个选择栅PMOS晶体管、一个控制栅PMOS晶体管和一个读取选择。
2、栅PMOS晶体管，选择栅PMOS晶体管、控制栅PMOS晶体管和读取选择栅PMOS晶体管通过第一电极和第二电极串连接；读取选择栅PMOS晶体管的栅氧化层电学厚度、沟道长度和阈值电压的绝对值均小于选择栅PMOS晶体管的相应数值。本发明的3TPMOS闪存具有专用于读取的读取选择栅PMOS晶体管，可从整体上提高闪存的读取效率，有效减少读取功耗，克服现有2TPMOS闪存在读取操作时充放电时间过长、动态电流过高、读取功耗过高等缺点。51INTCL权利要求书2页说明书8页附图2页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书8页附图2页10申请公布号CN104157307ACN1041。
3、57307A1/2页21一种闪存，其特征在于，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单元包含一个选择栅PMOS晶体管、一个控制栅PMOS晶体管和一个读取选择栅PMOS晶体管，所述选择栅PMOS晶体管、控制栅PMOS晶体管和读取选择栅PMOS晶体管通过第一电极和第二电极串连接；所述读取选择栅PMOS晶体管的栅氧化层电学厚度小于所述选择栅PMOS晶体管的栅氧化层电学厚度，所述读取选择栅PMOS晶体管的沟道长度小于所述选择栅PMOS晶体管的沟道长度，所述读取选择栅PMOS晶体管的阈值电压的绝对值低于所述选择栅PMOS晶体管的阈值电。
4、压的绝对值；所述第一电极为源极且第二电极为漏极，或第一电极为漏极且第二电极为源极。2根据权利要求1所述的闪存，其特征在于，在所述闪存单元中，所述选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接，所述控制栅PMOS晶体管的第一电极与读取选择栅PMOS晶体管的第二电极连接。3根据权利要求2所述的闪存，其特征在于，所述读取选择栅PMOS晶体管的栅氧化层电学厚度为410NM，沟道长度为100200NM，阈值电压为0603V。4根据权利要求2所述的闪存，其特征在于，所述读取选择栅PMOS晶体管的饱和电流为150300A/M。5根据权利要求2所述的闪存，其特征在于，所述选择栅PMOS晶体。
5、管的栅氧化层电学厚度为811NM，沟道长度为100300NM，阈值电压为1508V，饱和电流为80100A/M。6根据权利要求1至5中任一项所述的闪存，其特征在于，所述第一电极为源极，第二电极为漏极。7一种闪存的读取方法，其特征在于，该方法用于如权利要求1所述的闪存的读取操作，且在该闪存的闪存单元连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第二控制线，每个扇区中的读取选择栅PMOS晶体管的第一电极连接在一起形成一条第三控制线，位于同一行的读取选择栅PMOS晶体管的栅极连接在一起形成第四控制线，位于同。
6、一行的控制栅PMOS晶体管的栅极连接在一起形成第五控制线；所述读取方法包括以下步骤在执行读取操作时，设置每个扇区的所述N型阱的电位为电源电压，每个所述第二控制线的电位为205V，被选中进行读取的闪存单元的第一控制线的电位为电源电压，第三控制线、第四控制线和第五控制线的电位为0。8根据权利要求7所述的闪存的读取方法，其特征在于，在执行读取操作时，设置未被选中进行读取的闪存单元的第一控制线、第三控制线、第四控制线和第五控制线的电位为0，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第二控制线和不同的第一控制线。9根据权利要求8所述的闪存的读取方法，其特征在于，在执行读取操。
7、作时，设置未被选中进行读取的闪存单元的第一控制线和第四控制线的电位为电源电压，第三控制线和第五控制线的电位为0，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单权利要求书CN104157307A2/2页3元具有同一条第一控制线和不同的第二控制线。10根据权利要求9所述的闪存的读取方法，其特征在于，在执行读取操作时，设置未被选中进行读取的闪存单元的第一控制线、第三控制线和第五控制线的电位为0，第四控制线的电位为电源电压，其中，所述未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有不同的第一控制线和不同的第二控制线。权利要求书CN104157307A1/8页4闪存及其读取方法技术。
8、领域0001本发明涉及半导体器件，特别涉及闪存及其读取方法。背景技术0002现有的嵌入式2TPMOS闪存阵列由重复排列的2TPMOS闪存单元组成，闪存单元的基本结构如图1所示。2TPMOS闪存单元由选择栅PMOS晶体管栅线SG1控制其栅极电位和控制栅PMOS晶体管字线WL1控制其栅极电位串联形成。选择栅PMOS晶体管主要工艺参数如下“栅氧化层电学厚度8NM11NM、沟道长度100NM300NM”。控制栅PMOS晶体管主要工艺参数如下栅氧化层电学厚度8NM11NM与选择栅晶体管的栅氧化层同步形成，因此厚度相同、ONO绝缘层二氧化硅氮化硅二氧化硅薄膜电学厚度10NM20NM、多晶硅浮栅厚度20NM。
9、100NM掺杂浓度1020/CM3以上、沟道长度100NM300NM。其中，内部节点结INTERNALNODEJUNCTION，IN由两个PMOS晶体管共用。当SL1接高电位，BL1接低电位时，IN相当于控制栅晶体管的漏极，同时也是选择栅晶体管的源极。0003现有的嵌入式2TPMOS闪存阵列采用NOR型架构如图2所示。图中的BL是BITLINE的简称，通常称为“位线”，用来控制晶体管漏端的电位。WL是WORDLINE的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL是SOURCELINE的简称，通常称为“源线”，用来控制晶体管源端的电位。在NOR型电路架构下，可以通过SG/BL/WL/。
10、SL的不同偏压设置，实现对任意一个闪存单元的读取。以图中圆圈标记的内存单元1为例，我们通过SG1来打开选择栅PMOS，通过WL1给控制栅PMOS一个合适的栅极电压，通过读取操作时BL1和SL1之间是否存在电流来判断“0”/“1”，具体读取操作的偏压设置参见表1。0004表12TPMOS闪存读取操作偏压设置表00050006其中，VCC表示电源电压。0007现有的嵌入式2TPMOS闪存阵列的擦除/编程操作和读取操作一样，需要通过SG/BL/WL/SL的不同偏压设置来选取特定地址范围的闪存单元进行操作，具体的偏压设置说明书CN104157307A2/8页5参见表2和表3。0008表22TPMOS闪。
11、存擦除操作偏压设置表00090010表32TPMOS闪存编程操作偏压设置表001100120013现有的嵌入式2TPMOS闪存阵列由2T串联结构的闪存单元组成。在进行擦除、编程和读取操作的过程中，必须通过选择栅晶体管SG来进行横向选择通常定义BL方向为纵向。0014参照表13，可以看到器件在进行擦除或编程操作时，SG上分别会施加正向或负向的高压。为了耐受上述高压，选择栅PMOS晶体管的栅氧化层电学厚度不能过薄，因此不得不采用隧穿氧化层作为栅氧化层。由于2T串联结构的限制，过厚的选择栅晶体管的栅氧化层会导致被选中的闪存单元在进行读取操作时，SG的电压必须足够低比如2V才能得到足够大的读取电流。从。
12、电路设计的角度来看，过低的SG偏压会导致读取操作时“选中的SG”和“未选中的SG”之间的压差过大如VCC2V，从而使得读取操作中切换SG地址时充放电时间过长、动态电流过大、读取功耗过高。0015此外，由于要在擦除和编程操作时传送高压到SG，SG相关的外围电路比如解码说明书CN104157307A3/8页6电路、驱动电路必须使用耐压超出10V的高压器件。而对于读取电路而言，高压器件的阈值电压过高、驱动电流过小、开关速度过慢，这些缺点都会对闪存读取速度和读取功耗造成不利影响。0016上述嵌入式闪存EMBEDDEDFLASHMEMORY，通常以IP的形式被整合进系统级芯片，比如手机的SIMCARD客。
13、户识别模块卡芯片、智能银行卡芯片等等。由于这一特性，故称为“嵌入式”，以区别于单独闪存形成的产品STANDALONEFLASHMEMORY，独立式闪存；PMOSFETP型金属氧化物半导体场效应管，MOSMOSFET，是现代超大规模集成电路的基本组成器件，PMOS有四个控制端，分别是栅极端GATE、漏端DRAIN、源端SOURCE和衬底端BULK，通过这四端的电位控制，可以实现晶体管的开启和关闭对应电流的导通和截止；选择栅晶体管SELECTGATETRANSISTOR，通常与控制栅晶体管串联，共同形成“2T闪存单元”，通过选择栅晶体管，可以选定或者取消选定固定地址的闪存单元进行操作，针对本专案涉。
14、及的嵌入式PMOS闪存，选择栅晶体管是PMOS；控制栅晶体管CONTROLGATETRANSISTOR，即通常意义上存储“0/1”的单元。通过具体操作使得该晶体管呈现不同的电学特性比如不同的阈值电压，从而代表“0”或“1”；浮栅FLOATINGGATE，通常嵌入在控制栅晶体管的控制栅和硅衬底之间形成类似三明治结构。发明内容0017本发明的目的在于提供一种闪存及其读取方法，本发明的3TPMOS闪存可从整体上提高闪存的读取效率，有效减少读取功耗，克服现有2TPMOS闪存管在读取操作时充放电时间过长、动态电流过大、读取功耗过高的缺点。0018为解决上述技术问题，本发明的实施方式公开了一种闪存，该闪存。
15、的阵列包括至少一个扇区，每个扇区包含N型阱和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，0019每个闪存单元包含一个选择栅PMOS晶体管、一个控制栅PMOS晶体管和一个读取选择栅PMOS晶体管，选择栅PMOS晶体管、控制栅PMOS晶体管和读取选择栅PMOS晶体管通过第一电极和第二电极串连接；0020读取选择栅PMOS晶体管的栅氧化层电学厚度小于选择栅PMOS晶体管的栅氧化层电学厚度，读取选择栅PMOS晶体管的沟道长度小于选择栅PMOS晶体管的沟道长度，读取选择栅PMOS晶体管的阈值电压的绝对值低于选择栅PMOS晶体管的阈值电压的绝对值；0021第一电极为源极且第二电极为漏极，或第一电极为。
16、漏极且第二电极为源极。0022本发明的实施方式还公开了一种闪存的读取方法，该方法用于如上文所述的闪存的读取操作，且在该闪存的闪存单元连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第二控制线，每个扇区中的读取选择栅PMOS晶体管的第一电极连接在一起形成一条第三控制线，位于同一行的读取选择栅PMOS晶体管的栅极连接在一起形成第四控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第五控制线；0023该读取方法包括以下步骤0024在执行读取操作时，设置每个扇区的N型阱的电位为电源电压，每个第二控制线。
17、的电位为205V，被选中进行读取的闪存单元的第一控制线的电位为电源电压，第三说明书CN104157307A4/8页7控制线、第四控制线和第五控制线的电位为0。0025本发明实施方式与现有技术相比，主要区别及其效果在于0026本发明的3TPMOS闪存具有专用于读取的读取选择栅PMOS晶体管，可在读取操作时，固定选择栅PMOS晶体管的偏压设置，通过读取选择栅晶体管的栅压变换来进行地址选取。由于该读取选择栅晶体管仅用于读取操作，其结构设置不受编程操作和擦除操作时的高压限制，可将其栅氧化层电学厚度和沟道长度等设置为小于选择栅晶体管，且相关的读取电路可以由纯低压器件组成，从整体上提高闪存的读取效率，有效。
18、减少读取功耗，克服现有2TPMOS闪存读取操作时充放电时间过长、动态电流过大、读取功耗过高的缺点。0027本发明的闪存可在进行读取操作时，提供尽可能大的读取电流和尽可能快的读取速度，并极大地降低读取功耗。附图说明0028图1是现有技术中一种NOR型2TPMOS闪存的单元结构示意图；0029图2是现有技术中一种NOR型2TPMOS闪存的阵列示意图；0030图3是本发明第一实施方式中一种3TPMOS闪存的阵列示意图；0031图4是本发明第一实施方式中一种3TPMOS闪存的单元结构示意图。具体实施方式0032在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可。
19、以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。0033为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。0034在本发明的各实施方式中，为了与本领域常用语保持一致，并方便理解本发明，将第一控制线称为位线BL，第二控制线称为选择栅线SG，第三控制线称为源线SL，第四控制线称为读取选择栅线READSG，第五控制线称为字线WL。0035本发明第一实施方式涉及一种闪存。具体地，该闪存的阵列包括至少一个扇区，每个扇区包含N型阱DNW和位于该N型阱中连接成矩形阵列的多个闪存单元，其中，每个闪存单。
20、元包含一个选择栅PMOS晶体管、一个控制栅PMOS晶体管和一个读取选择栅PMOS晶体管，选择栅PMOS晶体管、控制栅PMOS晶体管和读取选择栅PMOS晶体管通过第一电极和第二电极串连接。读取选择栅PMOS晶体管的栅氧化层电学厚度小于选择栅PMOS晶体管的栅氧化层电学厚度，读取选择栅PMOS晶体管的沟道长度小于选择栅PMOS晶体管的沟道长度，读取选择栅PMOS晶体管的阈值电压的绝对值低于选择栅PMOS晶体管的阈值电压的绝对值。且第一电极为源极且第二电极为漏极，或第一电极为漏极且第二电极为源极。0036在本发明中，选择栅PMOS晶体管、控制栅PMOS晶体管和读取选择栅PMOS晶体管通过第一电极和第。
21、二电极串连接是指每个闪存单元中，三个晶体管串联，且其中一个晶体管的第一电极或第二电极与另外一个晶体管的第二电极或第一电极连接。比如，本发明某种闪存单元中，选择栅PMOS晶体管的源极与控制栅PMOS晶体管的漏极连接，控制栅PMOS晶体管的源极与读取选择栅PMOS晶体管的漏极连接；或控制栅PMOS晶体管的源极与说明书CN104157307A5/8页8选择栅PMOS晶体管的漏极连接，选择栅PMOS晶体管的源极与读取选择栅PMOS晶体管的漏极连接等。此外，读取选择栅PMOS晶体管是指通过栅压变换来控制闪存读取地址选取的晶体管，专用于闪存的读取操作。且控制栅PMOS晶体管为具有浮栅的PMOS晶体管。00。
22、37如图3所示，在本发明的一优选例中，在闪存单元中，选择栅PMOS晶体管的第一电极与控制栅PMOS晶体管的第二电极连接，控制栅PMOS晶体管的第一电极与读取选择栅晶体管的第二电极连接。其中，第一电极为源极且第二电极为漏极。读取选择栅PMOS晶体管的栅氧化层电学厚度为410NM，沟道长度为100200NM，阈值电压为0603V，饱和电流为150300A/M。选择栅PMOS晶体管的栅氧化层电学厚度为811NM，沟道长度为100300NM，阈值电压为1508V，饱和电流为80100UA/UM。0038此外，可以理解，在本发明的其他实施方式中，如果只是出于降低读取功耗的考量，读取选择栅晶体管可以位于选。
23、择栅晶体管和控制栅晶体管的中间，也可以不位于两者之间。在实际制作过程中，出于种种其他限制和考量，比如A把读取选择栅晶体管放在选择栅晶体管和控制栅晶体管中间，这时很难控制选择栅晶体管的阈值电压，因为选择栅晶体管的阈值注入和控制栅晶体管的阈值注入都会往读取选择栅的沟道区域扩散；B把读取选择栅晶体管放在选择栅晶体管的左边，这时很难降低选择栅晶体管的栅氧化层电学厚度否则会出现可靠性问题，因为在编程时“选中BL未选中SG”的状态下读取选择栅晶体管必须承受GIDLGATEDINDUCEDRAINLEAKAGE，栅诱导漏极泄漏电流电场效应的电场力作用；C综上所述，从实际应用实现的角度出发，优选地，读取选择栅。
24、晶体管的最佳摆放位置是和选择栅晶体管分别位于控制栅晶体管的两侧。0039此外，可以理解，单纯从改善读取功耗的角度出发，读取选择栅晶体管的栅氧化电学层厚度越薄越好、沟道长度越短越好、阈值电压越小越好。比如，55NM嵌入式闪存平台的工艺下，可以考虑采用12V电源电压的PMOS作为读取选择栅PMOS晶体管。相比于选择栅PMOS晶体管，读取选择栅PMOS晶体管的栅氧化层电学厚度从80NM以上减少到12NM、阈值电压从08V以上减少到05V左右、饱和电流从100A/M增加到280A/M左右、沟道长度缩短到1/3。0040当然，实际工艺制程要实现利用低压逻辑器件CORELOGICDEVICE充当读取选择栅。
25、晶体管，必须做出较大的改动，时间和金钱的成本不菲。0041因此，在本发明的另一优选例中，本发明的3TPMOS闪存的单元结构是以现有的NOR型嵌入式2TPMOS闪存的单元结构为基础，在其中加入读取选择栅PMOS晶体管实现的。这种结构是以控制栅PMOS晶体管为中心、对选择栅PMOS晶体管进行了镜像复制，形成了读取选择栅PMOS晶体管，如图4所示。为了优化读取选择栅PMOS晶体管的性能，读取选择栅PMOS晶体管在选择栅PMOS晶体管器件参数的基础上，将沟道长度缩短了2550NM、阈值电压减小了0503V。这种3TPMOS闪存单元结构在工艺实现上与现有2TPMOS闪存单元制程完全兼容，不增加任何的工艺。
26、步骤；同时由于三个器件在结构/高度上的高度相似，生产的均匀性和器件的可靠性得到了良好的保障。0042此外，可以理解，在本发明中，读取选择栅PMOS晶体管有多种实现方式，不局限于上述基于2TPMOS的“类2TPMOS闪存选择栅晶体管”的结构，可以在1TNMOS或者PMOS的基础上加入读取选择栅晶体管，也可以在2TNMOS的基础上进行；可以是闪存，也可以是E2PROM带电可擦可编程只读存储器或者OTP/MTP一次可编程存储器/多次可编程存储说明书CN104157307A6/8页9器。0043本优选例中的3TPMOS闪存无需更改原有的擦除/编程/读取条件，仅需要控制新加入的读取选择栅PMOS晶体管，。
27、即可实现原有2TPMOS闪存的所有操作，且不引入新的质量或者可靠性问题。生成的闪存以减小闪存阵列读取时选择栅的偏压切换范围，从而提升读取操作过程中的充放电速度、减小动态读取电流。此外，该优选例的3TPMOS闪存单元和现有的2TPMOS闪存单元在工艺上、操作条件上、电路设计上完全兼容，可以根据SOC产品的具体要求进行各种组合，从而为最终产品提供更广泛的适用范围和更短的市场进入时间。0044在另一优选例中，本发明中的嵌入式PMOS闪存的浮栅与控制栅之间采用氧化物氮化物氧化物OXIDENITRIDEOXIDE绝缘薄膜隔离、浮栅与硅衬底之间采用氧化物OXIDE绝缘薄膜隔离，浮栅本身是N型或者P型掺杂的。
28、多晶硅，可用来存储电荷本案中是电子从而改变控制栅晶体管的电学特性。0045本发明的3TPMOS闪存具有专用于读取的读取选择栅PMOS晶体管，可在读取操作时，固定选择栅PMOS晶体管的偏压设置，通过读取选择栅PMOS晶体管的栅压变换来进行地址选取，由于该读取选择栅PMOS晶体管仅用于读取操作，其结构设置不受编程操作和擦除操作的高压限制，可将其栅氧化层电学厚度、沟道长度以及阈值电压等参数设置为小于选择栅PMOS晶体管，且相关的读取电路可以由纯低压器件组成，从整体上提高闪存的读取效率，有效减少读取功耗，克服现有2TPMOS晶体管在读取操作时充放电时间过长、动态电流过高、读取功耗过高的缺点。0046本。
29、发明第二实施方式涉及一种闪存的读取方法。该方法用于如实施方式一所述的闪存的读取操作。在上述闪存的闪存单元连接成的矩形阵列中，位于同一列的选择栅PMOS晶体管的第二电极连接在一起形成第一控制线，位于同一行的选择栅PMOS晶体管的栅极连接在一起形成第二控制线，每个扇区中的读取选择栅PMOS晶体管的第一电极连接在一起形成一条第三控制线，位于同一行的读取选择栅PMOS晶体管的栅极连接在一起形成第四控制线，位于同一行的控制栅PMOS晶体管的栅极连接在一起形成第五控制线。0047该读取方法包括以下步骤0048在执行读取操作时，设置每个扇区的N型阱的电位为电源电压，每个第二控制线的电位为205V，被选中进行。
30、读取的闪存单元的第一控制线的电位为电源电压，第三控制线、第四控制线和第五控制线的电位为0；设置未被选中进行读取的闪存单元的第一控制线、第三控制线、第四控制线和第五控制线的电位为0，其中，未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第二控制线和不同的第一控制线；设置未被选中进行读取的闪存单元的第一控制线和第四控制线的电位为电源电压，第三控制线和第五控制线的电位为0，其中，未被选中进行读取的闪存单元与被选中进行读取的闪存单元具有同一条第一控制线和不同的第二控制线；设置未被选中进行读取的闪存单元的第一控制线、第三控制线和第五控制线的电位为0，第四控制线的电位为电源电压，其中，未被选。
31、中进行读取的闪存单元与被选中进行读取的闪存单元具有不同的第一控制线和不同的第二控制线。0049本发明的闪存可在进行读取操作时，可提供尽可能大的读取电流和尽可能快的读取速度，并极大地降低读取功耗。说明书CN104157307A7/8页100050此外，在上述闪存执行擦除和编程操作时，读取选择栅PMOS晶体管只起到传输门的作用，例如，在本发明的一优选例中，将其栅极电位设置为电源电压VCC，如表4和表5所示0051表43TPMOS闪存擦除操作偏压设置表00520053表53TPMOS闪存编程操作偏压设置表00540055说明书CN104157307A108/8页110056显而易见，如果3TPMOS。
32、闪存单元结构未采用“选择栅晶体管”类似结构来形成“读取选择栅晶体管”，擦除/编程/读取操作的具体偏压设置必须根据新的读取选择栅晶体管特性来优化调整。但是基本的思想并没有发生变化，即在擦除/编程等高压操作时，读取选择栅晶体管仅作为电压传输用途，避免任何附加的影响；在读取操作时，读取选择栅晶体管作为横向选择用途，提供尽可能大的读取电流和尽可能快的读取速度。0057此外，即使是采用了其他擦除/编程物理机制的闪存单元，无论NMOS还是PMOS，都可以通过加入一个专用的读取选择栅晶体管的方法，来分离“读取操作”与“擦除/编程高压”对于选择栅晶体管的不同要求，从而达到“低读取功耗”或者“超快读取速度”的目。
33、的。0058需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。0059虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。说明书CN104157307A111/2页12图1图2说明书附图CN104157307A122/2页13图3图4说明书附图CN104157307A13。