《沟槽栅的形成方法.pdf》由会员分享，可在线阅读，更多相关《沟槽栅的形成方法.pdf（10页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103035500 A (43)申请公布日 2013.04.10 CN 103035500 A *CN103035500A* (21)申请号 201210181083.X (22)申请日 2012.06.04 H01L 21/28(2006.01) (71)申请人 上海华虹 NEC 电子有限公司 地址 201206 上海市浦东新区川桥路 1188 号 (72)发明人 刘继全 (74)专利代理机构 上海浦一知识产权代理有限 公司 31211 代理人 丁纪铁 (54) 发明名称 沟槽栅的形成方法 (57) 摘要 本发明公开了一种沟槽栅的形成方法， 包括 步骤 ： 在半导体。
2、衬底上形成第一介质层。形成多 晶硅层。形成第二介质层。进行光刻刻蚀在沟槽 栅区域形成多晶硅栅。进行多晶硅退火。淀积第 三介质层。对第三介质层进行选择性刻蚀。进行 选择性外延生长， 在沟槽栅区域外的半导体衬底 上形成半导体外延层， 多晶硅栅的凹陷于半导体 外延层中的部分组成沟槽栅。去除多晶硅栅顶部 的第二介质层。 本发明能消除沟槽栅中的空洞， 能 降低沟槽栅中的多晶硅的应力。 (51)Int.Cl. 权利要求书 1 页 说明书 4 页 附图 4 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 4 页 1/1 页 2 1. 一种沟槽栅的形成。
3、方法， 其特征在于， 包括如下步骤 ： 步骤一、 在半导体衬底上形成第一介质层 ； 步骤二、 在所述第一介质层上形成多晶硅层 ； 步骤三、 在所述多晶硅层上形成第二介质层， 所述第二介质层的组成材料和所述第一 介质层的组成材料不同 ； 步骤四、 采用光刻工艺定义出沟槽栅区域， 采用刻蚀工艺依次将沟槽栅区域外的所述 第二介质层、 所述多晶硅层和所述第一介质层去除， 在所述沟槽栅区域保留的所述多晶硅 层作为多晶硅栅， 在所述沟槽栅区域保留的所述第一介质层作为所述多晶硅栅底部的栅介 质层， 在所述沟槽栅区域保留的所述第二介质层作为后续选择性外延生长的掩模 ； 步骤五、 对所述多晶硅栅进行退火 ； 步。
4、骤六、 在退火后的所述半导体衬底的正面淀积第三介质层， 所述第三介质层的组成 材料和所述第一介质层的组成材料相同， 所述第三介质层覆盖于所述沟槽栅区域外的所述 半导体衬底表面、 所述多晶硅栅的侧壁表面和所述多晶硅栅顶部的所述第二介质层表面 ； 步骤七、 对所述第三介质层进行选择性刻蚀， 刻蚀后， 所述沟槽栅区域外的所述半导体 衬底表面和所述多晶硅栅顶部的所述第二介质层表面的所述第三介质层被去除， 所述多晶 硅栅的侧壁表面的所述第三介质层保留并作为所述多晶硅栅侧面的栅介质层 ； 步骤八、 在所述第三介质层选择性刻蚀后进行选择性外延生长， 该选择性外延生长在 所述沟槽栅区域外的所述半导体衬底上形成。
5、半导体外延层， 该半导体外延层和所述多晶硅 栅间由所述多晶硅栅侧面的栅介质层隔离 ； 所述多晶硅栅的凹陷于所述半导体外延层中的 部分组成沟槽栅， 所述沟槽栅的深度等于所述半导体外延层的厚度 ； 步骤九、 去除所述多晶硅栅顶部的所述第二介质层。 2. 如权利要求 1 所述的沟槽栅的形成方法， 其特征在于 ： 步骤一中所述第一介质层为 SiO2、 SiN、 SiON、 Al2O3、 TaN、 Ta2O5、 HfO2、 La2O3、 Nb2O5、 ZrO2中的至少一种。 3. 如权利要求 1 所述的沟槽栅的形成方法， 其特征在于 ： 步骤三中所述第二介质层为 SiO2、 SiN 和 SiON 中的至。
6、少一种。 4. 如权利要求 1 所述的沟槽栅的形成方法， 其特征在于 ： 步骤五中的退火的温度为 500 1300， 时间为 10 分钟 300 分钟。 5. 如权利要求 1 所述的沟槽栅的形成方法， 其特征在于 ： 所述半导体外延层的厚度等 于所述多晶硅栅的厚度。 权 利 要 求 书 CN 103035500 A 2 1/4 页 3 沟槽栅的形成方法 技术领域 0001 本发明涉及一种半导体集成电路制造工艺方法， 特别是涉及一种沟槽栅的形成方 法。 背景技术 0002 为了成本的节约和性能的提高， 集成电路的单位尺寸在逐渐的缩小， 栅极技术从 最初的平面技术发展到了沟槽栅技术， 且沟槽栅的尺。
7、寸约来越小， 导致沟槽的 AR( 深宽比 ) 越来越大， 在利用多晶硅对沟槽进行填充时， 由于沟槽顶部生长比较快， 沟槽底部生长比较 慢， 所以容易导致沟槽内部空洞残留， 影响器件的性能 ； 且后续去除沟槽外部的多晶硅时， 容易把沟槽内部的空洞打开， 导致后续工艺产生问题。如图 1A 至图 1D 所示， 是现有沟槽栅 的形成方法的各步骤中器件的结构示意图， 现有沟槽栅的形成方法包括步骤 ： 0003 如图 1A 所示， 在硅衬底 101 或硅外延层上进行光刻刻蚀形成沟槽 2。 0004 如图 1B 所示， 进行栅介质层 3 生长， 所述栅介质层 3 要覆盖所述沟槽 2 的底部表 面和侧面。 0。
8、005 如图 1C 所示， 进行多晶硅 4 生长， 在所述沟槽 2 的区域中， 多晶硅 4 会对所述沟槽 2进行填充。 由于多晶硅在所述沟槽2的顶部区域生长速率大于底部区域的生长速率， 故当 所述沟槽 2 的 AR 较大时， 容易在所述沟槽 2 中形成空洞。 0006 如图 1D 所示， 对所述多晶硅 4 进行刻蚀， 将所述沟槽 2 的区域外的所述多晶硅 4 去除， 并将所述沟槽 2 区域内的所述多晶硅的表面和所述沟槽 2 的顶部相平。由图 1D 中可 以看出， 所述沟槽 2 中形成了空洞。 0007 此外， 沟槽填充后， 在后续的热处理后 （一般为离子注入的扩散） ， 多晶硅会收缩， 从而导。
9、致沟槽侧壁受到指向沟槽内部的拉力， 沟槽越深， 沟槽宽度越宽， 受到的拉力越大， 从而会导致硅片的变形， 可能会对后续的工艺造成影响。下面表一是沟槽填充前后硅片的 曲率半径变化情况 ： 0008 表一 0009 步骤 硅片曲率半径 多晶硅填充前 -266 米 多晶硅填充后 68 米 退火处理后 26 米 发明内容 0010 本发明所要解决的技术问题是提供一种沟槽栅的形成方法， 能消除沟槽栅中的空 洞， 能降低沟槽栅中的多晶硅的应力。 说 明 书 CN 103035500 A 3 2/4 页 4 0011 为解决上述技术问题， 本发明提供的沟槽栅的形成方法包括如下步骤 ： 0012 步骤一、 在。
10、半导体衬底上形成第一介质层。 0013 步骤二、 在所述第一介质层上形成多晶硅层。 0014 步骤三、 在所述多晶硅层上形成第二介质层， 所述第二介质层的组成材料和所述 第一介质层的组成材料不同。 0015 步骤四、 采用光刻工艺定义出沟槽栅区域， 采用刻蚀工艺依次将沟槽栅区域外的 所述第二介质层、 所述多晶硅层和所述第一介质层去除， 在所述沟槽栅区域保留的所述多 晶硅层作为多晶硅栅， 在所述沟槽栅区域保留的所述第一介质层作为所述多晶硅栅底部的 栅介质层， 在所述沟槽栅区域保留的所述第二介质层作为后续选择性外延生长的掩模。 0016 步骤五、 对所述多晶硅栅进行退火。 0017 步骤六、 在退。
11、火后的所述半导体衬底的正面淀积第三介质层， 所述第三介质层的 组成材料和所述第一介质层的组成材料相同， 所述第三介质层覆盖于所述沟槽栅区域外的 所述半导体衬底表面、 所述多晶硅栅的侧壁表面和所述多晶硅栅顶部的所述第二介质层表 面。 0018 步骤七、 对所述第三介质层进行选择性刻蚀， 刻蚀后， 所述沟槽栅区域外的所述半 导体衬底表面和所述多晶硅栅顶部的所述第二介质层表面的所述第三介质层被去除， 所述 多晶硅栅的侧壁表面的所述第三介质层保留并作为所述多晶硅栅侧面的栅介质层。 0019 步骤八、 在所述第三介质层选择性刻蚀后进行选择性外延生长， 该选择性外延生 长在所述沟槽栅区域外的所述半导体衬底。
12、上形成半导体外延层， 该半导体外延层和所述多 晶硅栅间由所述多晶硅栅侧面的栅介质层隔离 ； 所述多晶硅栅的凹陷于所述半导体外延层 中的部分组成沟槽栅， 所述沟槽栅的深度等于所述半导体外延层的厚度。 0020 步骤九、 去除所述多晶硅栅顶部的所述第二介质层。 0021 进一步的改进是， 步骤一中所述第一介质层为 SiO2、 SiN、 SiON、 Al2O3、 TaN、 Ta2O5、 HfO2、 La2O3、 Nb2O5、 ZrO2中的至少一种。 0022 进一步的改进是， 步骤三中所述第二介质层为 SiO2、 SiN 和 SiON 中的至少一种。 0023 进一步的改进是， 步骤五中的退火的温度。
13、为5001300， 时间为10分钟300 分钟。 0024 进一步的改进是， 所述半导体外延层的厚度等于所述多晶硅栅的厚度。 0025 本发明是先形成沟槽栅的多晶硅， 再形成沟槽栅外部的外延层， 利用凹陷于外延 层中的多晶硅组成沟槽栅， 所以本发明能消除现有技术中先形成沟槽、 再在沟槽中填充多 晶硅时会产生空洞的问题， 故本发明形成的沟槽栅不会产生空洞， 能够提供沟槽栅的质量。 0026 另外， 本发明多晶硅的退火工艺是先对多晶硅进行退火， 再形成沟槽栅结构的， 故 能避免现有技术中先在沟槽中填充多晶硅、 再对多晶硅退火而产生的应力问题， 所以本发 明还能降低沟槽栅中的多晶硅的应力， 消除了由。
14、于应力问题而对后续的工艺造成的影响， 最终能提高产品良率。 附图说明 0027 下面结合附图和具体实施方式对本发明作进一步详细的说明 ： 0028 图 1A- 图 1D 是现有沟槽栅的形成方法的各步骤中器件的结构示意图 ； 说 明 书 CN 103035500 A 4 3/4 页 5 0029 图 2 是本发明实施例沟槽栅的形成方法的流程图 ； 0030 图 3A- 图 3H 是本发明实施例沟槽栅的形成方法的各步骤中器件的结构示意图。 具体实施方式 0031 如图2是本发明实施例沟槽栅的形成方法的流程图 ； 如图3A至图3H所示， 是本发 明实施例沟槽栅的形成方法的各步骤中器件的结构示意图。 。
15、本发明实施例沟槽栅的形成方 法包括如下步骤 ： 0032 步骤一、 如图 3A 所示， 在半导体衬底 1 上形成第一介质层 2 ； 所述第一介质层 2 为 SiO2、 SiN、 SiON、 Al2O3、 TaN、 Ta2O5、 HfO2、 La2O3、 Nb2O5、 ZrO2中的至少一种。本发明实施例中 半导体衬底 1 为硅衬底。 0033 步骤二、 如图 3B 所示， 在所述第一介质层 2 上形成多晶硅层 3。 0034 步骤三、 如图 3C 所示， 在所述多晶硅层 3 上形成第二介质层 4， 所述第二介质层 4 的组成材料和所述第一介质层 2 的组成材料不同 ； 所述第二介质层 4 为 S。
16、iO2、 SiN 和 SiON 中的至少一种。 0035 步骤四、 如图 3D 所示， 采用光刻工艺定义出沟槽栅区域， 采用刻蚀工艺依次将沟 槽栅区域外的所述第二介质层 4、 所述多晶硅层 3 和所述第一介质层 2 去除， 在所述沟槽栅 区域保留的所述多晶硅层 3 作为多晶硅栅 3A， 在所述沟槽栅区域保留的所述第一介质层 2 作为所述多晶硅栅 3A 底部的栅介质层 2A。刻蚀后在所述沟槽栅区域保留的所述第二介质 层 4 标示为 4A， 所述第二介质层 4A 作为后续选择性外延生长的掩模。 0036 步骤五、 如图 3D 所示， 对所述多晶硅栅 3A 进行退火 ； 退火的温度为 500 130。
17、0， 时间为 10 分钟 300 分钟。 0037 步骤六、 如图 3E 所示， 在退火后的所述半导体衬底 1 的正面淀积第三介质层 5， 所 述第三介质层 5 的组成材料和所述第一介质层 2 的组成材料相同， 所述第三介质层 5 覆盖 于所述沟槽栅区域外的所述半导体衬底1表面、 所述多晶硅栅3A的侧壁表面和所述多晶硅 栅 3A 顶部的所述第二介质层 4A 表面。 0038 步骤七、 如图3F所示， 对所述第三介质层5进行选择性刻蚀， 该选择性刻蚀并不需 要采用光刻工艺定义出所要刻蚀的区域， 而是对所述第三介质层 5 进行全面刻蚀， 全面刻 蚀的方向垂直于所述半导体衬底 1 表面。刻蚀后， 所。
18、述沟槽栅区域外的所述半导体衬底 1 表面和所述多晶硅栅 3A 顶部的所述第二介质层 4A 表面的所述第三介质层 5 被去除， 所述 多晶硅栅 3A 的侧壁表面的所述第三介质层 5 保留并作为所述多晶硅栅 3A 侧面的栅介质层 5A。 0039 步骤八、 如图3G所示， 在所述第三介质层5选择性刻蚀后进行选择性外延生长， 该 选择性外延生长在所述沟槽栅区域外的所述半导体衬底 1 上形成半导体外延层 6， 该半导 体外延层 6 和所述多晶硅栅 3A 间由所述多晶硅栅 3A 侧面的栅介质层 5A 隔离。 0040 由于在所述多晶硅栅 3A 顶部有所述第二介质层 4A， 而所述第二介质层 4A 的顶部。
19、 不能形成外延层， 故在所述沟槽栅区域不生长外延层。所以所述半导体外延层 6 只形成在 所述沟槽栅区域外的所述半导体衬底 1 上。 0041 所述多晶硅栅3A的凹陷于所述半导体外延层6中的部分组成沟槽栅， 所述沟槽栅 的深度等于所述半导体外延层 6 的厚度。本发明实施例中所述半导体外延层 6 的厚度等于 说 明 书 CN 103035500 A 5 4/4 页 6 所述多晶硅栅 3A 的厚度。 0042 步骤九、 如图 3H 所示， 去除所述多晶硅栅 3A 顶部的所述第二介质层 4A。 0043 以上通过具体实施例对本发明进行了详细的说明， 但这些并非构成对本发明的限 制。 在不脱离本发明原理的情况下， 本领域的技术人员还可做出许多变形和改进， 这些也应 视为本发明的保护范围。 说 明 书 CN 103035500 A 6 1/4 页 7 图 1A 图 1B 图 1C 图 1D 说 明 书 附 图 CN 103035500 A 7 2/4 页 8 图 2 图 3A 说 明 书 附 图 CN 103035500 A 8 3/4 页 9 图 3B 图 3C 图 3D 图 3E 说 明 书 附 图 CN 103035500 A 9 4/4 页 10 图 3F 图 3G 图 3H 说 明 书 附 图 CN 103035500 A 10 。