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1、(10)申请公布号 CN 103021815 A (43)申请公布日 2013.04.03 CN 103021815 A *CN103021815A* (21)申请号 201210575658.6 (22)申请日 2012.12.26 H01L 21/02(2006.01) H01L 29/06(2006.01) (71)申请人 中国科学院上海微系统与信息技术 研究所 地址 200050 上海市长宁区长宁路 865 号 (72)发明人 狄增峰 母志强 薛忠营 陈达 张苗 王曦 (74)专利代理机构 上海光华专利事务所 31219 代理人 李仪萍 (54) 发明名称 混合共平面衬底结构及其制备方。
2、法 (57) 摘要 本发明提供一种混合共平面衬底结构及其制 备方法， 所述混合共平面衬底结构包括硅衬底及 形成与所述硅衬底上的若干第一区域和若干第二 区域， 所述第一区域与第二区域间隔排列， 并通过 隔离墙隔离， 所述隔离墙底部到达所述硅衬底表 面或所述硅衬底内 ； 所述第一区域包括锗硅缓冲 层及位于其上的应变硅层或弛豫的锗层 ； 所述第 二区域的材料为锗或 III-V 族化合物。本发明利 用 SiGe 缓冲层技术、 刻蚀工艺以及图形衬底外延 等技术制备低缺陷密度、 高晶体质量的锗、 III-V 族材料或者应变硅混合共平面的衬底结构， 能同 时提升不同类型 MOS（PMOS 或 NMOS） 器。
3、件的性能， 在光电集成领域也有广泛的应用前景。 (51)Int.Cl. 权利要求书 1 页 说明书 7 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 7 页 附图 3 页 1/1 页 2 1. 一种混合共平面衬底结构的制备方法， 其特征在于， 至少包括以下步骤 ： 1) 提供一硅衬底 ； 2) 在所述硅衬底上形成锗硅缓冲层， 并在所述锗硅缓冲层上形成硅层或锗层 ； 3) 在所述步骤 2） 形成的结构上进行刻蚀， 形成若干凹槽 ； 所述凹槽底部到达所述硅衬 底表面或所述硅衬底内 ； 4) 进行退火使所述锗硅缓冲层的应力释放， 以得到锗硅。
4、缓冲层上的应变硅层或弛豫的 锗层 ； 5) 在所述应变硅层上或弛豫的锗层上及所述凹槽的侧壁上形成氮化硅层 ； 6) 在所述凹槽内进行选择性外延生长锗或 III-V 族化合物材料 ； 7) 去除所述应变硅层或弛豫的锗层顶面所在平面以上的锗或 III-V 族化合物材料及 氮化硅层。 2. 根据权利要求 1 所述的混合共平面衬底结构的制备方法， 其特征在于 ： 所述步骤 2) 中， 所述锗硅缓冲层的厚度小于其在所述硅衬底上生长的临界厚度。 3. 根据权利要求 1 所述的混合共平面衬底结构的制备方法， 其特征在于 ： 所述步骤 3) 中， 所述凹槽的宽度范围为 10 纳米至 90 微米。 4. 根据权。
5、利要求 1 所述的混合共平面衬底结构的制备方法， 其特征在于 ： 所述步骤 3) 中， 所述刻蚀采用反应离子刻蚀技术。 5. 根据权利要求 1 所述的混合共平面衬底结构的制备方法， 其特征在于 ： 所述步骤 4) 中， 所述弛豫的锗层为部分弛豫或完全弛豫。 6. 根据权利要求 1 所述的混合共平面衬底结构的制备方法， 其特征在于 ： 所述步骤 6) 中， 所述 III-V 族材料包括由元素周期表第 III 族元素中的一种或多种与元素周期表第 V 族元素中的一种或多种构成的半导体材料。 7. 根据权利要求 6 所述的混合共平面衬底结构的制备方法， 其特征在于 ： 所述 III-V 族材料包括 G。
6、aAs、 AlAs、 InP、 AlGaAs、 InGaAs、 InGaN、 InGaP、 GaN、 GaP、 GaAs、 InN、 InAs、 AlN、 AlP、 AlAs、 InGaNP、 GaAlN、 InAlN 中的一种或多种。 8. 一种混合共平面衬底结构， 其特征在于 ： 包括硅衬底及形成与所述硅衬底上的若干 第一区域和若干第二区域， 所述第一区域与第二区域间隔排列， 并通过隔离墙隔离， 所述隔 离墙底部到达所述硅衬底表面或所述硅衬底内 ； 所述第一区域包括锗硅缓冲层及位于其上 的应变硅层或弛豫的锗层 ； 所述第二区域的材料为锗或 III-V 族化合物。 9. 根据权利要求 8 所。
7、述的混合共平面衬底结构， 其特征在于 ： 所述锗硅缓冲层为单层、 双层或多层膜结构。 10. 根据权利要求 8 所述的混合共平面衬底结构， 其特征在于 ： 所述第二区域的宽度范 围为 10 纳米至 90 微米。 权 利 要 求 书 CN 103021815 A 2 1/7 页 3 混合共平面衬底结构及其制备方法 技术领域 0001 本发明属于微电子领域， 涉及一种衬底结构， 特别是涉及一种混合共平面衬底结 构及其制备方法。 背景技术 0002 随着半导体器件尺寸的缩小， 传统的体硅材料正接近其物理极限， 应变硅、 Ge 以及 IIIV 化合物材料由于其高迁移率而受到广泛关注。Ge 具有高的电子。
8、迁移率和空穴迁移 率， 但受限于器件工艺因素 （Ge的n型掺杂和n型欧姆接触等） ， Ge的NMOS性能一直不理想， 所以 Ge 一般用于制造 PMOS。诸如 GaAS 之类的 III-V 族半导体材料具有高电子迁移率， 可 以制造高性能的NMOS器件， 并且III-V族化合物半导体材料在光电子器件、 光电集成、 超高 速微电子器件、 超高频微波器件及电路上均有广阔的应用前景。而应变硅既可以用于制造 PMOS， 也可以用于制造 NMOS。请参阅表 1， 列举了几种半导体材料的电子迁移率和空穴迁移 率， 其中 GaAs 和 InAs 属于 III-V 族化合物。从表中可见， Ge 的电子迁移率约。
9、为硅的三倍， 空穴迁移率约为硅的四倍， 而 GaAs、 InAs 的电子迁移率均为硅的数倍。 0003 0004 表 1 0005 根据国际半导体路线 （ITRS） ， 有必要研制在绝缘衬底或硅基体上同时具有 III-V 族材料， 应变硅或者 Ge 材料的异质集成高迁移率的半导体衬底材料， 以保证集成电路技术 继续沿着或超过摩尔定律持续发展， 同时也可以为实现单片集成的光电集成芯片、 MEMS 等 多种功能芯片的集成化提供高性能的衬底材料。 0006 但目前还没有一种成熟可行的方法来制备低缺陷密度、 高晶体质量的锗， IIIV 材料或者应变硅混合共平面的衬底结构。 发明内容 0007 鉴于以上。
10、所述现有技术的缺点， 本发明的目的在于提供一种混合共平面衬底结构 及其制备方法， 用于解决现有技术中还没有一种成熟可行的方法来制备低缺陷密度、 高晶 体质量的锗、 IIIV 材料或者应变硅混合共平面的衬底结构的问题。 0008 为实现上述目的及其他相关目的， 本发明提供一种混合共平面衬底结构的制备方 说 明 书 CN 103021815 A 3 2/7 页 4 法， 所述方法至少包括以下步骤 ： 0009 1) 提供一硅衬底 ； 0010 2) 在所述硅衬底上形成锗硅缓冲层， 并在所述锗硅缓冲层上形成硅层或锗层 ； 0011 3) 在所述步骤 2) 形成的结构上进行刻蚀， 形成若干凹槽 ； 所。
11、述凹槽底部到达所述 硅衬底表面或所述硅衬底内 ； 0012 4) 进行退火使所述锗硅缓冲层的应力释放， 以得到锗硅缓冲层上的应变硅层或弛 豫的锗层 ； 0013 5) 在所述应变硅层上或弛豫的锗层上及所述凹槽的侧壁上形成氮化硅层 ； 0014 6) 在所述凹槽内进行选择性外延生长锗或 III-V 族化合物材料 ； 0015 7) 去除所述应变硅层或弛豫的锗层顶面所在平面以上的锗或 III-V 族化合物材 料及氮化硅层。 0016 可选地， 所述步骤 2) 中， 所述锗硅缓冲层的厚度小于其在所述硅衬底上生长的临 界厚度。 0017 可选地， 所述步骤 3) 中， 所述凹槽的宽度范围为 10 纳米。
12、至 90 微米。 0018 可选地， 所述步骤 3) 中， 所述刻蚀采用反应离子刻蚀技术。 0019 可选地， 所述步骤 4) 中， 所述弛豫的锗层为部分弛豫或完全弛豫。 0020 可选地， 所述步骤 6) 中， 所述 III-V 族材料包括由元素周期表第 III 族元素中的 一种或多种与元素周期表第 V 族元素中的一种或多种构成的半导体材料。 0021 可选地， 所述 III-V 族材料包括 GaAs、 AlAs、 InP、 AlGaAs、 InGaAs、 InGaN、 InGaP、 GaN、 GaP、 GaAs、 InN、 InAs、 AlN、 AlP、 AlAs、 InGaNP、 GaA。
13、lN、 InAlN 中的一种或多种。 0022 本发明还提供一种混合共平面衬底结构， 所述混合共平面衬底结构包括硅衬底及 形成与所述硅衬底上的若干第一区域和若干第二区域， 所述第一区域与第二区域间隔排 列， 并通过隔离墙隔离， 所述隔离墙底部到达所述硅衬底表面或所述硅衬底内 ； 所述第一 区域包括锗硅缓冲层及位于其上的应变硅层或弛豫的锗层 ； 所述第二区域的材料为锗或 III-V 族化合物。 0023 可选地， 所述锗硅缓冲层为单层、 双层或多层膜结构。 0024 可选地， 所述第二区域的宽度范围为 10 纳米至 90 微米。 0025 如上所述， 本发明的混合共平面衬底结构及其制备方法， 具。
14、有以下有益效果 ： 利用 SiGe 缓冲层技术、 刻蚀工艺以及图形衬底外延等技术制备低缺陷密度、 高晶体质量的锗， III-V 材料或者应变硅混合共平面的衬底结构。本发明的混合共平面衬底结构及其制备方 法将应变硅、 Ge 或 III-V 族化合物这三类材料任意组合共平面形成衬底结构， 在此衬底上 制备 CMOS 器件， 不同类型 MOS（PMOS 或 CMOS） 器件的性能都将得到提升 ； 本发明的衬底结 构在光电集成领域也有广泛的应用前景。 附图说明 0026 图 1 显示为本发明的混合共平面衬底结构的制备方法中硅衬底的示意图。 0027 图 2 显示为本发明的混合共平面衬底结构的制备方法中。
15、在所述硅衬底上形成锗 硅缓冲层， 并在所述锗硅缓冲层上形成硅层的示意图。 0028 图 3 显示为本发明的混合共平面衬底结构的制备方法中刻蚀凹槽的示意图。 说 明 书 CN 103021815 A 4 3/7 页 5 0029 图 4 显示为本发明的混合共平面衬底结构的制备方法中形成氮化硅层的示意图。 0030 图 5 显示为本发明的混合共平面衬底结构的制备方法中在所述凹槽内生长 III-V 族化合物材料的示意图。 0031 图 6 显示为本发明的混合共平面衬底结构的制备方法中去除所述应变硅层顶面 所在平面以上的 III-V 族化合物材料及氮化硅层的示意图。 0032 图 7 显示为本发明的混。
16、合共平面衬底结构的剖面示意图。 0033 图 8 显示为在本发明的混合共平面衬底结构上制作 PMOS 器件及 NMOS 器件并将器 件进行隔离的示意图。 0034 元件标号说明 0035 1 硅衬底 0036 2、 71 锗硅缓冲层 0037 3 硅层 0038 4 凹槽 0039 5 氮化硅层 0040 6 III-V 族化合物材料 0041 7 第一区域 0042 72 应变硅层 0043 8 第二区域 0044 9、 12 隔离墙 0045 10 PMOS 器件 0046 11 NMOS 器件 具体实施方式 0047 以下通过特定的具体实例说明本发明的实施方式， 本领域技术人员可由本说明。
17、书 所揭露的内容轻易地了解本发明的其他优点与功效。 本发明还可以通过另外不同的具体实 施方式加以实施或应用， 本说明书中的各项细节也可以基于不同观点与应用， 在没有背离 本发明的精神下进行各种修饰或改变。 0048 请参阅图 1 至图 8。需要说明的是， 本实施例中所提供的图示仅以示意方式说明 本发明的基本构想， 遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数 目、 形状及尺寸绘制， 其实际实施时各组件的型态、 数量及比例可为一种随意的改变， 且其 组件布局型态也可能更为复杂。 0049 下面结合说明书附图进一步说明本发明提供的一种混合共平面衬底结构及其制 备方法， 为了示出的方。
18、便， 附图并未按照比例绘制， 特此说明。 0050 实施例一 0051 请参阅图1至图6， 本发明提供一种应变硅与III-V族化合物混合共平面衬底结构 的制备方法， 所述方法至少包括以下步骤 ： 0052 步骤 1)， 请参阅图 1， 如图所示， 提供一硅衬底 1。 0053 步骤 2)， 请参阅图 2， 在所述硅衬底 1 上形成锗硅缓冲层 2， 并在所述锗硅缓冲层 2 上形成硅层 3。 说 明 书 CN 103021815 A 5 4/7 页 6 0054 具体的， 所述锗硅缓冲层 2 的厚度小于其在所述硅衬底 1 上生长的临界厚度。所 述锗硅缓冲层 2 可以为单层、 双层或多层膜结构。本实。
19、施例中优选为单层结构， 可以在保证 衬底质量的基础上使得制备方法更加简单， 降低成本。 0055 需要说明的是， 一般来说， 晶体薄膜只要生长在与其晶格不匹配 （晶格常数或者 热膨胀系数不同） 的衬底上面时， 如果保持外延薄膜平行于生长平面的晶格参数与衬底的 相同， 其中就一定存在应变 ； 随着生长薄膜厚度的增大， 外延薄膜中积累的应力也增大， 当 大到一定的程度就会产生晶面的滑移而产生位错 （失配位错以及穿透位错） ， 同时释放出应 力。因此， 为了保存外延薄膜中的应变， 不致因产生位错而得到释放， 薄膜的厚度就应当小 于某一个临界值， 这个临界值就是临界厚度。所以， 由于外延薄膜的组分不同。
20、， 下面的衬底 种类不同， 薄膜的应变也都将相应有所不同， 从而其临界厚度也就不一样。 对于上述实施例 中所述硅衬底 1 上生长所述锗硅缓冲层 2 来说， 锗硅缓冲层中 Ge 组分越大， 所述锗硅缓冲 层的临界厚度值也越小， 具体值也可以参照 J.W.Mattews 等的理论模型得到， 换言之， 临界 厚度的概念应为本领域技术人员所熟知， 在此不予赘述。 0056 步骤 3)， 请参阅图 3， 如图所示， 在所述步骤 2) 形成的结构上进行刻蚀， 形成若干 凹槽 4。 0057 具体的， 所述刻蚀采用反应离子刻蚀技术 ； 所述凹槽4底部到达所述硅衬底1表面 或所述硅衬底 1 内。如图 3 所示。
21、， 显示为所述凹槽 4 底部到达所述硅衬底 1 表面的情形。 0058 具体的， 所述凹槽 4 的宽度 d 的范围为 10 纳米至 90 微米， 所述凹槽的宽度 d 如图 3 中所示。 0059 步骤 4)， 进行退火使所述锗硅缓冲层 2 的应力释放， 以得到锗硅缓冲层上的应变 硅层。 0060 本步骤中， 通过简单的退火就可以得到高质量的应变硅层， 因为经过刻蚀凹槽， 在 退火过程中硅层中产生的缺陷会显著减少。本发明的应变硅与 III-V 族化合物混合共平面 衬底结构的制备方法中高质量应变硅采用的是刻蚀和简单的退火处理得到的， 制作方法更 为简单、 成本低， 在制作锗硅缓冲层时可采用单层结构。
22、， 且不用做的很厚， 进一步降低成本。 0061 步骤 5)， 请参阅图 4， 如图所示， 在所述应变硅层上及所述凹槽 4 的侧壁上形成氮 化硅层 5， 以便下一步的选择性外延工艺的实现。 0062 具体的， 在所述应变硅层上及所述凹槽4的侧壁上形成氮化硅层5的同时， 所述凹 槽4的底部也会覆盖一层氮化硅层， 所述凹槽4底部的氮化硅层需要通过相关工艺去除。 此 为本领域的公知技术， 此处不予赘述。 0063 步骤 6)， 请参阅图 5， 如图所示， 在所述凹槽 4 内进行选择性外延生长 III-V 族化 合物材料 6。 0064 由于所述凹槽 4 对缺陷的阻挡作用， 外延层的缺陷被限制在所述凹。
23、槽 4 的靠下部 分， 外延层靠近表面的部分缺陷密度小， 晶体质量高， 能够得到高质量的 III-V 族化合物材 料层。 0065 具体的， 所述 III-V 族材料包括由元素周期表第 III 族元素中的一种或多种与元 素周期表第 V 族元素中的一种或多种构成的半导体材料。 0066 具体的， 所述 III-V 族材料包括 GaAs、 AlAs、 InP、 AlGaAs、 InGaAs、 InGaN、 InGaP、 GaN、 GaP、 GaAs、 InN、 InAs、 AlN、 AlP、 AlAs、 InGaNP、 GaAlN、 InAlN 中的一种或多种。本实施 说 明 书 CN 10302。
24、1815 A 6 5/7 页 7 例中所述 III-V 族材料优选为 GaAs。 0067 步骤 7)， 请参阅图 6， 如图所示， 去除所述应变硅层顶面所在平面以上的 III-V 族 化合物材料及氮化硅层。 0068 具体的， 采用化学机械抛光法去除所述应变硅层顶面所在平面以上的锗或 III-V 族化合物材料及氮化硅层。 0069 至此， 制备得到一种应变硅与 III-V 族化合物混合共平面衬底结构， 所述应变硅 与III-V族化合物混合共平面衬底结构应用于CMOS器件制作时， 在所述应变硅层上可以制 作 PMOS 器件， 在所述 III-V 族化合物材料层上可以制备 NMOS 器件， 两种。
25、器件的性能都将得 到提升， 使得器件的整体性能更好。 0070 请参阅图 7， 本发明还提供一种混合共平面衬底结构， 如图所示， 所述混合共平面 衬底结构包括硅衬底1及形成与所述硅衬底上的若干第一区域7和若干第二区域8， 所述第 一区域 7 与第二区域 8 间隔排列， 并通过隔离墙 9 隔离， 所述隔离墙 9 底部到达所述硅衬底 1 表面或所述硅衬底 1 内 ； 所述第一区域 7 包括锗硅缓冲层 71 及位于其上的应变硅层 72 ； 所述第二区域 8 的材料为 III-V 族化合物。 0071 具体的， 所述锗硅缓冲层 71 为单层、 双层或多层膜结构。本实施例中， 所述锗硅缓 冲层优选为单层。
26、。 0072 具体的， 所述第二区域的宽度范围为 10 纳米至 90 微米。根据工艺条件， 可在其上 集成数十至数万个器件。 请参阅图8， 显示为在本发明的应变硅层与III-V族化合物混合共 平面衬底结构上制作 PMOS 器件及 NMOS 器件并将器件进行隔离的示意图。其中在所述应变 硅层 72 上制作的是 PMOS 器件， 在所述 III-V 族化合物材料上制作的是 NMOS 器件。 0073 具体的， 可通过STI或LOCOS工艺在各个器件之间形成隔离墙12， 用以隔离各个器 件。所述隔离墙 12 的底部可到达所述硅衬底 1 的表面， 也可以深入所述硅衬底 1 内部。图 8 所示为所述隔离。
27、墙 12 到达所述硅衬底 1 的表面的情形。 0074 需要指出的是， 在应变硅与 III-V 族化合物混合共平面衬底制备过程中在所述第 一区域 7 和第二区域 8 之间形成的隔离墙 9， 其底部可到达所述硅衬底 1 的表面， 也可以深 入所述硅衬底 1 内部。对于所述隔离墙 9 底部为到达所述硅衬底 1 的表面的情形时， 在后 续进行器件隔离时， 可以对所述隔离墙 9 进行加深至所述硅衬底 1 内， 也可以不用， 因为所 述第一区域和第二区域的宽度范围均为10纳米至90微米， 在其上可集成若干个器件， 相应 的会制作若干个隔离墙12， 所以隔离墙9的数目可以忽略不计， 所述隔离墙9的底部是否。
28、深 入所述硅衬底 1 内对器件的性能几乎没有影响。 0075 本发明的应变硅与 III-V 族化合物混合共平面衬底结构的制备方法得到高质量 应变硅采用的是刻蚀和简单的退火处理， 制作方法更为简单、 成本低。本发明的应变硅与 III-V 族化合物混合共平面衬底结构用于 CMOS 器件的制备， 不同类型 MOS（PMOS 或 CMOS） 器件的性能都将得到提升。 0076 实施例 2 0077 本实施例采用与实施例 1 基本相同的方案， 不同之处在于实施例一中制备的是应 变硅与 III-V 族化合物混合共平面衬底结构， 而本实施例中制备的是锗与 III-V 族化合物 混合共平面衬底结构。 0078。
29、 本发明提供一种锗与 III-V 族化合物混合共平面衬底结构的制备方法， 所述方法 说 明 书 CN 103021815 A 7 6/7 页 8 至少包括以下步骤 ： 0079 步骤 1)， 提供一硅衬底。 0080 步骤 2)， 在所述硅衬底上形成锗硅缓冲层， 并在所述锗硅缓冲层上形成锗。 0081 步骤 3)， 在所述步骤 2） 形成的结构上进行刻蚀， 形成若干凹槽。 0082 步骤 4)， 进行退火使所述锗硅缓冲层的应力释放， 以得到锗硅缓冲层上的弛豫的 锗层。 0083 具体的， 退火后， 所述弛豫的锗层为部分弛豫或完全弛豫。 0084 步骤 5)， 在所述弛豫的锗层上及所述凹槽的侧壁。
30、上形成氮化硅层， 以便下一步的 选择性外延工艺的实现。 0085 步骤 6)， 在所述凹槽内进行选择性外延生长 III-V 族化合物材料。 0086 步骤 7)， 去除所述弛豫的锗层顶面所在平面以上的 III-V 族化合物材料及氮化硅 层。 0087 至此， 制备得到一种锗与 III-V 族化合物混合共平面衬底结构， 本实施例中锗与 III-V 族化合物混合共平面衬底结构的制备方法与实施例 1 中应变硅与 III-V 族化合物混 合共平面衬底结构的制备方法基本相同， 各个步骤中的工艺条件及其它参数请参阅实施例 1， 此处不再赘述。 0088 本发明还提供一种锗与 III-V 族化合物混合共平面。
31、衬底结构， 包括硅衬底及形成 与所述硅衬底上的若干第一区域和若干第二区域， 所述第一区域与第二区域间隔排列， 并 通过隔离墙隔离， 所述隔离墙底部到达所述硅衬底表面或所述硅衬底内 ； 所述第一区域包 括锗硅缓冲层及位于其上的弛豫的锗层 ； 所述第二区域的材料为 III-V 族化合物。 0089 本实施例中的锗与III-V族化合物混合共平面衬底结构与实施例1中的应变硅与 III-V 族化合物混合共平面衬底结构基本相同， 请参照实施例 1 中各图及相关描述， 此处不 再赘述。 0090 本发明的锗与 III-V 族化合物混合共平面衬底结构中锗硅缓冲层上高质量的弛 豫的锗层是通过刻蚀及简单的退火得到。
32、的。本发明的锗与 III-V 族化合物混合共平面衬底 结构应用于 CMOS 器件制作时， 在所述弛豫的锗层上可以制作 PMOS 器件， 在所述 III-V 族化 合物材料层上可以制备 NMOS 器件， 两种 MOS 器件的性能都将得到提升， 使得器件的整体性 能更好。 0091 实施例 3 0092 本实施例采用与实施例 1 基本相同的方案， 不同之处在于实施例一中制备的是应 变硅与 III-V 族化合物混合共平面衬底结构， 而本实施例中制备的是应变硅与锗混合共平 面衬底结构。 0093 本发明提供一种应变硅与锗混合共平面衬底结构的制备方法， 所述方法至少包括 以下步骤 ： 0094 步骤 1。
33、)， 提供一硅衬底。 0095 步骤 2)， 在所述硅衬底上形成锗硅缓冲层， 并在所述锗硅缓冲层上形成硅层。 0096 步骤 3)， 在所述步骤 2） 形成的结构上进行刻蚀， 形成若干凹槽。 0097 步骤 4)， 进行退火使所述锗硅缓冲层的应力释放， 以得到锗硅缓冲层上的应变硅 层。 说 明 书 CN 103021815 A 8 7/7 页 9 0098 步骤 5)， 在所述应变硅层上及所述凹槽的侧壁上形成氮化硅层， 以便下一步的选 择性外延工艺的实现。 0099 步骤 6)， 在所述凹槽内进行选择性外延生长锗。 0100 步骤 7)， 去除所述应变硅层顶面所在平面以上的锗及氮化硅层。 01。
34、01 至此， 制备得到一种应变硅与锗混合共平面衬底结构， 本实施例中应变硅与锗混 合共平面衬底结构的制备方法与实施例1中应变硅与III-V族化合物混合共平面衬底结构 的制备方法基本相同， 各个步骤中的工艺条件及其它参数请参阅实施例 1， 此处不再赘述。 0102 本发明还提供一种应变硅与锗混合共平面衬底结构， 包括硅衬底及形成与所述硅 衬底上的若干第一区域和若干第二区域， 所述第一区域与第二区域间隔排列， 并通过隔离 墙隔离， 所述隔离墙底部到达所述硅衬底表面或所述硅衬底内 ； 所述第一区域包括锗硅缓 冲层及位于其上的应变硅层 ； 所述第二区域的材料为锗。 0103 本实施例中的应变硅与锗混合。
35、共平面衬底结构与实施例1中的应变硅与III-V族 化合物混合共平面衬底结构基本相同， 请参照实施例 1 中各图及描述， 此处不再赘述。 0104 本发明的应变硅与锗混合共平面衬底结构的制备方法中由于所述凹槽对缺陷的 阻挡作用， 可以在所述第二区域上部得到高质量的锗。本发明的应变硅与锗混合共平面衬 底结构应用于CMOS器件制作时， 在第一区域的所述应变硅上可以制作NMOS器件， 在所述第 二区域的锗层上可以制备 PMOS 器件， 两种 MOS 器件的性能都将得到提升， 使得器件的整体 性能更好。本发明的应变硅与锗混合共平面衬底结构在光电集成领域也有广泛的应用前 景。 0105 综上所述， 本发明。
36、的混合共平面衬底结构及其制备方法， 利用 SiGe 缓冲层技术、 刻蚀工艺以及图形衬底外延等技术制备低缺陷密度、 高晶体质量的锗， IIIV 材料或者应 变硅混合共平面的衬底结构。本发明的混合共平面衬底结构及其制备方法将应变硅、 Ge 或 III-V 族化合物这三类材料任意组合共平面形成衬底结构， 在此衬底上制备 CMOS 器件， 不 同类型 MOS（PMOS 或 NMOS） 器件的性能都将得到提升 ； 本发明的衬底结构在光电集成领域 也有广泛的应用前景。所以， 本发明有效克服了现有技术中的种种缺点而具高度产业利用 价值。 0106 上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。任何熟 悉此技术的人士皆可在不违背本发明的精神及范畴下， 对上述实施例进行修饰或改变。因 此， 举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完 成的一切等效修饰或改变， 仍应由本发明的权利要求所涵盖。 说 明 书 CN 103021815 A 9 1/3 页 10 图 1 图 2 图 3 说 明 书 附 图 CN 103021815 A 10 2/3 页 11 图 4 图 5 图 6 说 明 书 附 图 CN 103021815 A 11 3/3 页 12 图 7 图 8 说 明 书 附 图 CN 103021815 A 12 。