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1、(10)申请公布号 CN 103035725 A (43)申请公布日 2013.04.10 CN 103035725 A *CN103035725A* (21)申请号 201210434427.3 (22)申请日 2012.09.28 13/249,529 2011.09.30 US H01L 29/78(2006.01) H01L 29/06(2006.01) H01L 29/423(2006.01) H01L 21/336(2006.01) (71)申请人 马克西姆综合产品公司 地址 美国加利福尼亚州 (72)发明人 SJ阿尔贝哈斯基 DE哈特 S乌普力 (74)专利代理机构 永新专利商标。
2、代理有限公司 72002 代理人 张伟 王英 (54) 发明名称 双栅极捆扎的 VDMOS 器件 (57) 摘要 本申请涉及半导体器件， 尤其涉及双栅极捆 扎的VDMOS器件。 该半导体器件包括双栅极结构。 在一个或多个实施方式中， 半导体器件包括具有 第一表面和第二表面的衬底。所述衬底包括贴近 第一表面形成的第一体区域和第二体区域。 而且， 每个体区域包括形成在其中的源极区域。所述衬 底进一步包括贴近第二表面形成的漏极区域和配 置成用作漏极区域与源极区域间的漂移区域的外 延区域。 在所述衬底的第一表面上方形成双栅极。 所述双栅极包括第一栅极区域和第二栅极区域， 所述第一栅极区域和所述第二栅极。
3、区域在其自身 之间限定了间隙， 以降低栅极-漏极电容。 在第一 栅极区域和第二栅极区域上方形成导电层， 以降 低双栅极的有效电阻。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 6 页 附图 6 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 6 页 1/2 页 2 1. 一种半导体器件， 包括 ： 具有第一表面和第二表面的衬底 ； 贴近所述第一表面形成在所述衬底中的第一导电类型的第一源极区域和第二导电类 型的第一体区域， 所述第一源极区域形成在所述第一体区域中 ； 贴近所述第一表面形成在所述衬底中的所述第一导。
4、电类型的第二源极区域和第二导 电类型的第二体区域， 所述第二源极区域形成在所述第二体区域中 ； 贴近所述第二表面形成在所述衬底中的第一导电类型的漏极区域 ； 形成在所述衬底中的第一导电类型的外延区域， 其被配置为用作所述漏极区域与所述 第一源极区域和所述第二源极区域之间的漂移区域 ； 形成在所述第一表面上方的双栅极， 所述双栅极包括贴近所述第一体区域的第一栅极 区域和贴近所述第二体区域的第二栅极区域， 所述第一栅极区域和所述第二栅极区域在所 述第一栅极区域与所述第二栅极区域之间限定了间隙 ； 以及 形成在所述第一栅极区域和所述第二栅极区域上方的导电层， 所述导电层被配置为降 低所述双栅极的有效。
5、电阻。 2. 如权利要求 1 所述的半导体器件， 进一步包括设置在所述外延区域中的第一导电类 型的结型场效应晶体管 (JFET) 扩散区域， 所述 JFET 扩散区域从所述第一表面延伸到所述 第一体区域或所述第二体区域下方。 3. 如权利要求 2 所述的半导体器件， 其中所述外延区域包括第一掺杂浓度， 以及所述 JFET 扩散区域包括第二掺杂浓度， 其中所述第一掺杂浓度高于所述第二掺杂浓度。 4. 如权利要求 1 所述的半导体器件， 其中所述导电层的厚度为大约 0.1 微米至大约 0.5 微米。 5. 如权利要求 4 所述的半导体器件， 其中所述导电层包括铝。 6. 如权利要求 1 所述的半导。
6、体器件， 进一步包括形成在所述第一源极区域下面的所述 第二导电类型的第一下源极区域和形成在所述第二源极区域下面的所述第二导电类型的 第二下源极区域。 7. 如权利要求 6 所述的半导体器件， 其中所述第一下源极区域和所述第二下源极区域 包括所述第二导电类型的掺杂材料。 8. 一种半导体器件， 包括 ： 具有第一表面和第二表面的衬底 ； 贴近所述第一表面形成在所述衬底中的第一导电类型的第一源极区域和第二导电类 型的第一体区域， 所述第一源极区域形成在所述第一体区域中 ； 贴近所述第一表面形成在所述衬底中的所述第一导电类型的第二源极区域和第二导 电类型的第二体区域， 所述第二源极区域形成在所述第二。
7、体区域中 ； 贴近所述第二表面形成在所述衬底中的第一导电类型的漏极区域 ； 形成在所述衬底中的第一导电类型的外延区域， 其被配置为用作所述漏极区域与所述 第一源极区域和所述第二源极区域之间的漂移区域， 所述外延区域具有大约11014/cm3至 大约 11017/cm3的掺杂浓度 ； 形成在所述第一表面上方的双栅极， 所述双栅极包括贴近所述第一体区域的第一栅极 区域和贴近所述第二体区域的第二栅极区域， 所述第一栅极区域和所述第二栅极区域在所 权 利 要 求 书 CN 103035725 A 2 2/2 页 3 述第一栅极区域与所述第二栅极区域之间限定了间隙 ； 以及 形成在所述第一栅极区域和所述。
8、第二栅极区域上方的导电层， 所述导电层被配置为降 低所述双栅极的有效电阻。 9. 如权利要求 8 所述的半导体器件， 进一步包括设置在所述外延区域中的第一导电类 型的结型场效应晶体管 (JFET) 扩散区域， 所述 JFET 扩散区域从所述第一表面延伸到所述 第一体区域或所述第二体区域下方。 10. 如权利要求 9 所述的半导体器件， 其中所述外延区域包括第一掺杂浓度， 以及所述 JFET 扩散区域包括第二掺杂浓度， 其中所述第一掺杂浓度高于所述第二掺杂浓度。 11. 如权利要求 8 所述的半导体器件， 其中所述导电层的厚度为大约 0.1 微米至大约 0.5 微米。 12. 如权利要求 11 。
9、所述的半导体器件， 其中所述导电层包括铝。 13. 如权利要求 8 所述的半导体器件， 进一步包括形成在所述第一源极区域下面的所 述第二导电类型的第一下源极区域和形成在所述第二源极区域下面的所述第二导电类型 的第二下源极区域。 14. 如权利要求 13 所述的半导体器件， 其中所述第一区域和所述第二区域包括所述第 二导电类型的掺杂材料。 15. 一种工艺， 包括 ： 在半导体晶片上方形成双栅极， 所述半导体晶片具有第一表面和第二表面， 所述半导 体晶片包括贴近所述第二表面的第一导电类型的漏极区域和贴近所述第一表面形成的外 延区域， 所述外延区域从所述第一表面延伸到所述漏极区域， 所述双栅极包括。
10、第一栅极区 域和第二栅极区域， 所述第一栅极区域和所述第二栅极区域在所述第一栅极区域与所述第 二栅极区域之间形成了间隙 ； 通过所述第一栅极区域注入第二导电类型的第一体区域并通过所述第二栅极区域注 入所述第二导电类型的第二体区域 ； 在所述第一体区域中注入所述第一导电类型的第一源极区域和在所述第二体区域中 注入所述第一导电类型的第二源极区域 ； 以及 在所述双栅极上方形成导电层， 以将所述第一栅极区域和所述第二栅极区域连接在一 起， 以便降低所述双栅极的有效电阻。 16. 如权利要求 15 所述的工艺， 其中所述外延区域包括第一掺杂浓度， 以及所述 JFET 扩散区域包括第二掺杂浓度， 其中所。
11、述第一掺杂浓度高于所述第二掺杂浓度。 17. 如权利要求 15 所述的工艺， 进一步包括在所述外延区域中形成第一导电类型的 JFET 扩散区域， 其中所述 JFET 扩散区域延伸到所述第一体区域或所述第二体区域下方。 18. 如权利要求 15 所述的工艺， 其中所述导电层的厚度约为 2000 埃。 19. 如权利要求 15 所述的工艺， 其中所述导电层包括铝。 20. 如权利要求 15 所述的工艺， 进一步包括 ： 将所述第二导电类型的第一下源极区域 注入到所述第一体区域中和将所述第二导电类型的第二下源极区域注入到所述第二体区 域中。 权 利 要 求 书 CN 103035725 A 3 1/。
12、6 页 4 双栅极捆扎的 VDMOS 器件 背景技术 0001 在功率应用设备中， 使用诸如垂直扩散金属氧化物半导体 (VDMOS) 器件 之类的功率金属氧化物半导体场效应晶体管 (MOSFET) 器件， 这是因为它们通过双 极-CMOS-DMOS(BCD)工艺补足了双极器件和互补金属氧化物半导体CMOS器件。 例如， VDMOS 器件可以被用于电源、 降压变换器以及低压电机控制器中， 以提供功率应用功能性。 0002 器件的导通电阻 (“RON” )、 最大击穿电压 (“BVDSS” ) 和总电容是 VDMOS 设计的重 要特性。这些特性是 VDMOS 器件的重要操作参数， 它们决定了这些器。
13、件的应用。导通电阻 通常取决于器件的设计和布局、 工艺条件、 温度、 漂移区域长度、 漂移区域的掺杂浓度以及 用于制造器件的各种材料。 击穿电压被定义为在不会引起电流呈指数增加的情况下可施加 到晶体管的漏极的最大反向电压。而且， 器件中的各种寄生电容会导致操作频率下降。 发明内容 0003 描述了诸如 VDMOS 器件之类的半导体器件， 所述半导体器件包括捆扎双栅极结构 (strapped dual-gate configuration)， 以降低器件的栅极 - 漏极电容 (Cgd)。在一个或多 个实施方式中， 半导体器件包括具有第一表面和第二表面的半导体衬底。所述半导体衬底 包括贴近第一表面。
14、形成的第一体区域和第二体区域。 每一体区域包括形成在其中的源极区 域。 半导体衬底进一步包括贴近第二表面形成的漏极区域和被配置成用作漏极区域与源极 区域之间的漂移区域的外延区域。在半导体衬底的第一表面上方形成双栅极。双栅极包括 第一栅极区域和第二栅极区域， 所述第一栅极区域和所述第二栅极区域在所述第一栅极区 域与所述第二栅极区域之间限定了间隙， 以减小栅极 - 漏极电容。可以在第一栅极区域和 第二栅极区域上方形成导电层， 以降低双栅极的有效电阻。 0004 提供本发明内容来以简化的形式引入选择的概念， 在下文的具体实施方式中将对 选择的概念进行进一步的描述。 本发明内容并不是要确定所要求保护的。
15、主题的关键特征或 必要特征， 也不是要用于帮助确定所要求保护的主题的范围。 附图说明 0005 参考附图来描述具体实施方式。 说明书和附图中的不同示例中使用的相同附图标 记可以表示类似或相同的部件。 0006 图 1A 是说明了根据本公开的一个示例性实施方式的 VDMOS 器件的实施方式的图 解局部横截面图。 0007 图 1B 是说明了根据本公开的另一示例性实施方式的 VDMOS 器件的另一实施方式 的图解局部横截面图， 其中 VDMOS 器件包括 JFET 扩散区域。 0008 图 1C 是说明了能够用于本公开描述的 VDMOS 器件的示例性六边形布局结构的图 解局部平移视图 (pan v。
16、iew)。 0009 图 2 是说明了用于制造诸如图 1A 和图 1B 所示的 VDMOS 器件之类的器件的工艺的 一个示例性实施方式的流程图。 说 明 书 CN 103035725 A 4 2/6 页 5 0010 图 3A 至图 3E 是说明了根据图 2 所示的工艺制造诸如图 1A 和图 1B 所示的 VDMOS 器件之类的器件的图解局部横截面图。 具体实施方式 0011 概述 0012 诸如降压变换器之类的功率设备典型地要求输出器件具有低电阻 ( 例如， RON) 和 低栅极电容值， 从而允许增加操作频率。因此， 器件电容越低， 则允许实现的操作和执行效 率就越高。 0013 因此， 描。
17、述形成半导体器件， 尤其是 VDMOS 器件的技术， 该半导体器件包括双栅 极， 以减小器件的栅极 - 漏极电容 (Cgd)。在一个或多个实施方式中， 半导体器件包括具有 第一表面和第二表面的衬底。该衬底包括贴近第一表面形成的第一体区域和第二体区域。 每一体区域包括形成在其中的源极区域。 该衬底进一步包括贴近第二表面形成的漏极区域 和被配置成用作漏极区域与源极区域之间的漂移区域的外延区域。在一个实施方式中， 外 延区域包括结型场效应晶体管 (JFET) 扩散区域， 以减小器件的有效沟道长度。双栅极形成 在衬底的第一表面的上方。双栅极包括第一栅极区域和第二栅极区域， 所述第一栅极区域 和所述第二。
18、栅极区域在所述第一栅极区域与所述第二栅极区域之间限定了间隙， 以减小栅 极 - 漏极电容。可以在第一栅极区域和第二栅极区域上方形成导电层， 以降低双栅极的有 效电阻。器件还可以包括一个或多个下源极区域， 其可以减小双栅极的有效栅极长度。 0014 在以下讨论中， 首先描述一个示例性半导体器件。然后描述用于制造该示例性半 导体器件的示例性流程。 0015 示例性实施方式 0016 图1A和图1B说明了根据本公开的示例性实施方式的垂直扩散金属氧化物半导体 (VDMOS) 器件 100。如图所示， VDMOS 器件 100 包括一个或多个形成在半导体衬底 108 中的 有源区域 102( 图示了源极。
19、区域 104 和漏极区域 106)。使用有源区域 102 创建了集成电路 器件工艺 ( 例如， 互补金属氧化物半导体 (CMOS) 工艺、 微机电系统 (MEMS) 工艺等 )。在实 施方式中， 有源区域 102 为半导体衬底 108 提供电荷载流子。例如， 有源硅区域 102 可以包 括第一导电类型的材料 ( 如， n- 型扩散区域 )， 其提供额外的导电电子作为电荷载流子。在 另一例子中， 有源硅区域 102 可以包括第二导电类型的材料 ( 如， p- 型扩散区域 )， 其被配 置为提供额外的空穴作为电荷载流子。如图 1A 和图 1B 所示， 贴近衬底 108 的第一表面 110 形成源极。
20、区域 104， 并且贴近衬底 108 的第二表面 112 形成漏极区域 106。例如， 源极区域 104形成在表面110的下方并与表面110相邻， 而漏极区域形成在表面112的下方并且与表 面 112 相邻。 0017 如图 1A 和图 1B 所示， 器件 100 包括第一源极区域 104A 和第二源极区域 104B 以 及单个漏极区域 106。源极区域 104A 和 104B 形成在体区域 107 中 ( 例如， 第一源极区域 104A 形成在第一体区域 107A 中， 而第二源极区域 104B 形成在第二体区域 107B 中 )。体区 域 107A 和 107B 由第二导电类型的掺杂材料 。
21、( 例如， p 型材料 ) 构成。在一个或多个实施 方式中， 源极区域 104A、 104B 和体区域 107A、 107B 可以是通过适当的自对准注入技术 ( 如， 注入、 退火等 ) 制造的自对准区域。在一个或多个实施方式中， 体区域 107A、 107B 可以具有 第二导电类型的大约 11016/cm3至大约 11018/cm3的掺杂浓度。 说 明 书 CN 103035725 A 5 3/6 页 6 0018 半导体衬底 108 包括用于通过各种半导体制造技术形成一个或多个集成电路器 件的基础材料， 所述各种半导体制造技术例如是光刻、 离子注入、 沉积、 蚀刻等。 在一个或多 个实施方。
22、式中， 衬底 108 包括可以以各种方式配置的硅晶片的一部分。例如， 衬底 108 可以 包括 n 型硅晶片的一部分或 p 型硅晶片的一部分。在一个实施方式中， 衬底 108 可以包括 被配置为供应 n 型电荷载流子元的 V 族元素 ( 例如磷、 砷、 锑等 )。在另一实施方式中， 衬底 108 可以包括被配置为供应 p 型电荷载流子元的 IIIA 族元素 ( 例如硼等 )。 0019 器件 100 包括形成在表面 110 上方的双栅极 114。如图所示， 双栅极 114 包括两 个栅极区域 116( 第一栅极区域 116A 和第二栅极区域 116B)， 该两个栅极区域 116 在它们 自身之。
23、间限定了间隙 118。第一栅极区域 116A 至少部分形成在第一源极区域 104A 和第一 体区域 107A 的上方。第二栅极区域 116B 至少部分形成在第二源极区域 104B 和第二体区 域 107B 的上方。因此， 当将极性正确且数值大于器件 100 的阈值电压 (Vt) 的电压施加在 双栅极 114 上时， 在位于两个栅极区域 116A、 116B 下方的体区域 107A、 107B 内形成导电区 域 120。例如， 第一导电区域 120A 与第一栅极区域 116A 关联， 并且第二导电区域 120B 与第 二栅极区域 116B 关联。导电区域 120 建立了导电通道， 通过该导电通道。
24、， 电荷载流子 ( 例 如， 多数载流子 ) 可以在源极区域 104 与漏极区域 106 之间迁移。如图所示， 双栅极 114 可 以包括设置在表面 110 与第二层 124( 例如， 多晶硅层或金属电极层 ) 之间的第一层 122， 例如电介质层。在一个或多个实施方式中， 第一层 122 可以包括栅极氧化物材料， 例如二氧 化硅 (SiO2)， 氮化物材料， 高 k 材料， 或类似物。第二层 124 可以进一步包括硅化物材料以 降低该层 124 的电阻率。在各实施方式中， 栅极厚度的范围可以从大约一百 (100) 埃到大 约十万 (100,000) 埃。然而， 双栅极 114 的厚度可以根据。
25、对器件 100 的要求 ( 例如， 可制造 性、 操作频率、 增益、 效率等 ) 而变化。 0020 源极区域104、 漏极区域106和栅极区域116A、 116B具有触点126(例如， 电极)， 该 触点 126 提供器件 100 的各部件之间的电气互连功能。可以以各种方式构造触点 126。例 如， 触点 126 可以由多晶硅材料、 金属一 ( 金属 1) 材料、 金属二 ( 金属 2) 材料等构成。在 一些应用中， 触点 126 可以包括提供器件 100 的不同层之间的垂直电连接的过孔。例如， 第 一过孔可以提供与贴近第一表面 110 形成并且设置在器件 100 的各个层 ( 例如钝化层，。
26、 绝 缘层等 ) 下方的漏极触点 126 的电气互连。 0021 半导体器件 100 进一步包括外延区域 128， 该外延区域 128 被配置作为当器件 100 工作时多数载流子迁移的路径。 例如， 外延区域128被配置为当器件100工作时用作漂移区 域。如图 1A 和图 1B 所示， 外延区域 128 从双栅极 114 的下方延伸至漏极区域 106。而且， 外延区域 128 至少部分地包围体区域 107A、 107B。外延区域 128 由第一导电类型的材料构 成。然而， 外延区域 128 的掺杂分布低于源极区域 104A、 104B 的掺杂分布。例如， 外延区域 128可以具有第一导电类型的。
27、大约11014/cm3至大约11017/cm3的掺杂浓度。 在器件100 工作时， 可以通过外延区域 128 的掺杂分布和厚度来操控外延区域 128 上的电场。因此， 应 当预期的是 ： 取决于对 VDMOS 器件 100 的要求 ( 例如， 击穿电压值、 操作电压等 )， 可以采用 各种掺杂分布和厚度的外延区域 128。 0022 如图 1A 和图 1B 所示， 器件 100 可以包括下源极区域 130( 例如， 第一下源极区域 130A、 第二下源极区域 130B)， 该下源极区域 130 被设置在每一个源极区域 104A、 104B 的下 方。下源极区域 130 包括第二导电类型的材料。。
28、在一个实施方式中， 下源极区域 130 可以 说 明 书 CN 103035725 A 6 4/6 页 7 是硼注入区域。该区域 130 被配置为减小 VDMOS 器件 100 中的双栅极 114 的有效栅极长 度。 该区域130可以具有第二导电类型的大约51016/cm3至大约11019/cm3的掺杂浓度。 VDMOS 器件 100 可以具有不同的掺杂分布， 这取决于对器件 100 的要求。在一个实施方式 中， 第一区域 130A 和第二区域 130B 可以具有几乎相同的掺杂浓度。在另一实施方式中， 第 一区域 130A 可以具有第一掺杂浓度， 而第二区域 130B 可以具有与第一掺杂浓度不。
29、同的第 二掺杂浓度。区域 130 的掺杂浓度可以高于体区域 107 的掺杂浓度。 0023 VDMOS 器件 100 包括设置在双栅极 114 上方的导电层 132。在一个实施方式中， 导 电层 132 在第一栅极区域 116A、 第二栅极区域 116B 和设置在间隙 118 中的绝缘区域 133A 上方延伸。导电层 132 被配置为将栅极区域 116A 和 116B 连接 ( 例如， 捆扎 ) 在一起， 以降 低双栅极 114 的有效电阻。例如， 在仿真中， 与仅存在硅化物区域或掺杂多晶硅区域相比， 导电层132降低了双栅极114的电阻。 因此， 较低的电阻可以使得VDMOS器件100的开关。
30、速 度得以提高。导电层 132 还实现了形成在半导体衬底 108 中的其他 MOSFET 器件的其他分 离的双栅极区域的局部互连。因此， 六边形单元布局结构， 如图 1C 所示的六边形布局结构， 可以用于 VDMOS 器件 100 的布局。六边形布局的优点包括 ： 使得半导体器件的封装密度更 大并且降低了 RON* 面积值。在一个或多个实施方式中， 导电层 132 可以由诸如铝或类似物 等金属层构成。可以将导电层 132 称为 “M0” 层。例如， 导电层 132 可以具有大约 0.1 微米 至大约 0.5 微米的厚度。在一个示例中， 导电层 132 的厚度可以是约 0.2 微米 (2000 。
31、埃 )。 如图所示， 绝缘层 133A 设置在间隙 118 中， 并且绝缘层 133B 至少部分地设置在表面 110 上 方。在一个或多个实施方式中， 绝缘区域 133A、 133B 可以包括电介质材料， 例如二氧化硅 (SiO2) 材料、 苯并环丁烯 (BCB) 材料， 或类似物。在一个实施方式中， 绝缘层 133A、 133B 可 以通过不同的沉积和去除 ( 例如， 蚀刻、 平坦化等 ) 工艺形成。 0024 如图 1B 所示， 器件 100 还可以包括设置在外延区域 128 中的结型场效应晶体管 (JFET)扩散区域134。 JFET扩散区域134由外延区域128包围并且从大约第一表面1。
32、10(例 如， 位于栅极区域 116A、 116B 和电介质区域 134 下面 ) 延伸到至少一个体区域 107( 第一体 区域 107A、 第二体区域 107B) 下方。JFET 扩散区域 134 由第一导电材料构成。JFET 扩散区 域 134 的掺杂浓度大于外延区域 128 的掺杂浓度， 以减小器件 100 的沟道电阻。例如， JFET 扩散区域 134 可以具有第一导电类型的大约 11015/cm3至大约 11017/cm3的掺杂浓度。 0025 如上所述， 双栅极 114 的第一栅极区域 116A 和第二栅极区域 116B 限定了间隙 118， 从而能够降低栅极 - 漏极电容 (Cg。
33、d)( 例如， 双栅极 114 与外延区域 128( 以及在一些实 施方式中， JFET 扩散区域 134) 的重叠 )。 0026 如图 1A 和图 1B 所示， VDMOS 器件 100 还可以包括由第二导电类型构成的体接触 区域 136A、 136B( 在图 1A 和图 1B 中， 被显示为 P+ 区域 )。在一个或多个实施方式中， 源极 区域 104A、 104B 和体接触区域 136A、 136B 通过触点 126 结合在一起， 以提高器件 100 的可 靠性并减小寄生效应。例如， 源极区域 104A 通过第一触点 126 与体接触区域 136A 结合在 一起， 并且源极区域 104。
34、B 通过第二触点 126 与体接触区域 136B 结合在一起。 0027 应当理解， 虽然图 1A 和图 1B 说明了 n- 沟道 VDMOS 器件 100， 但器件 100 还可以被 制造为 p- 沟道器件。例如， p- 沟道器件可以包括 p- 型源极区域和漏极区域、 p- 型漂移区 域等。 0028 示例性制造工艺 说 明 书 CN 103035725 A 7 5/6 页 8 0029 图 2 说明了采用半导体制造技术制造具有捆扎双栅极结构的半导体器件 ( 例如 图 1A 和 1B 所示的器件 100) 的示例性工艺 200。图 3A 至图 3E 说明了在示例性半导体晶 片 302 中形成。
35、示例性 VDMOS 器件 300。如图 2 所示， 对半导体晶片实施一个或多个前道制 程 (front-end-of-line， FEOL) 半导体处理步骤 ( 方框 202)。FEOL 处理步骤可以包括， 但 不限于 ： 通过适当的注入技术(例如， 离子注入等)在半导体晶片中形成一个或多个体区域 (方框204)、 通过适当的注入技术在半导体晶片中形成一个或多个有源区域(方框206)、 以 及通过适当的注入技术在半导体晶片中形成 JFET 区域 ( 方框 208)。例如， 如图 3A 所示， 半 导体晶片 302 可以包括一个或多个第一导电类型 ( 例如， n- 型掺杂材料 ) 的有源区域 3。
36、04、 一个或多个第二导电类型 ( 例如， p- 型掺杂材料 ) 的体区域 306、 被配置为在操作期间用 作漂移区域的外延区域 308、 形成在外延区域 308 中并且延伸到体区域 306 下方的第一导 电类型的 JFET 区域 310、 一个或多个形成在每个体区域 306 中的第二导电类型的体接触区 域 312( 例如， 形成在第一体区域 306A 中的第一体接触区域 312A、 形成在第二体区域 306B 中的第二体接触区域 312B)、 以及一个或多个形成在每个体区域 306 中的第二导电类型的 下源极区域 314( 例如， 形成在第一体区域 306A 中的第一体接触区域 312A、 。
37、形成在第二体 区域 306B 中的第二体接触区域 312B)。所述一个或多个有源区域 304 包括一个或多个邻 近晶片 302 的顶表面 318 形成的源极区域 316( 源极区域 316A、 316B) 以及邻近晶片 302 的 底表面 322 形成的漏极区域 320。因此， 在开始形成双栅极 324 之前， 所有主要前端热循环 (frontend heatcycle) 已经完成。 0030 在半导体晶片上方形成双栅极 ( 方框 210)。如图 3A 所示， 在晶片 302 的顶表面 318 上方沉积氧化层 326 和多晶硅层 328。可以通过各种栅极定义工艺 (gatedefinition。
38、 process)来定义多晶硅层328。 例如， 可以对多晶硅层328实施适当的光刻工艺和适当的蚀 刻工艺， 以形成多晶硅区域 330( 参见图 3B)。一旦限定了多晶硅区域 330， 就在氧化层 326 和多晶硅区域330上方沉积氧化层332。 对氧化层332实施适当的平坦化工艺， 以至少部分 地暴露多晶硅区域330， 如图3C所示。 平坦化工艺被配置为停止在多晶硅(例如， 多晶硅区 域 330) 上。在一个实施方式中， 平坦化工艺可以包括化学机械平坦化 (CMP) 技术， 该化学 机械平坦化技术可以包括将氧化物与多晶硅的比选择为大约 500 比 1(500 1)。一旦至 少部分地暴露了多晶。
39、硅区域 330， 就在多晶硅区域 330 上方形成硅化物层 334( 参见图 3C)。 在一个或多个实施方式中， 硅化物层 334 可以是自对准硅化物层或类似物。如图所示， 双栅 极 324 包括限定了间隙 340 的第一栅极区域 336 和第二栅极区域 338。在双栅极上方形成 导电层 ( 方框 212)。例如， 可以先沉积导电层 342 然后选择性地蚀刻该导电层 342， 使得导 电层 342 连接第一栅极区域 336 和第二栅极区域 338( 例如， 将第一栅极区域 336 和第二栅 极区域 338 捆扎在一起 )( 参见图 3D)。导电层 342 用于减小栅极区域 336、 338 的。
40、电阻。在 一个或多个实施方式中， 导电层 326 可以包括任意导电材料， 如铝， 并且可以为约 0.1 微米 至约 0.5 微米。在一个具体实施方式中， 导电层 342 可以具有约 0.2 微米 (2000 埃 ) 的厚 度。 0031 在半导体晶片的表面上方形成封装结构 ( 方框 214)。如图 3E 所示， 在晶片 302 的 表面 318 上方形成封装结构 344， 以包围双栅极 324。可以以各种方式构造封装结构 344。 例如， 封装结构 344 可以包括电介质材料， 例如二氧化硅 (SiO2) 材料、 苯并环丁烯 (BCB) 材 料或类似物。在封装结构中形成一个或多个过孔区域 ( 。
41、方框 216)。图 3E 说明了通过一个 说 明 书 CN 103035725 A 8 6/6 页 9 或多个蚀刻工艺 ( 如湿法蚀刻、 干法蚀刻 ) 在封装结构 344 中形成的过孔区域 346， 以允许 与双栅极 324( 第一栅极区域 336、 第二栅极区域 338) 和源极区域 316A、 316B 的连接。在过 孔区域 346 中沉积 ( 例如， 物理气相沉积、 化学气相沉积、 分子束外延等 ) 导电材料 348 以 形成提供器件300的各部件间的电气互连的触点350。 在一个或多个实施方式中， 导电材料 348 可以包括多晶硅材料、 金属 1 材料、 金属 2 材料等。触点 350。
42、 形成双栅极 324 和源极区 域 316A、 316B 的电极。 0032 尽管图 3A 至图 3E 说明了 n- 沟道 VDMOS 器件 300， 但是器件 300 也可以被制备成 p- 沟道器件。 0033 总结 0034 虽然已经以具体到结构特征和 / 或工艺操作的语言描述了本主题， 但是应当理解 的是， 所附权利要求中限定的主题并不是必然受限于上文描述的具体特征或动作。 相反， 上 文描述的具体特征和动作被公开作为实施权利要求的示例性形式。 说 明 书 CN 103035725 A 9 1/6 页 10 图 1A 图 1B 说 明 书 附 图 CN 103035725 A 10 2/6 页 11 图 1C 说 明 书 附 图 CN 103035725 A 11 3/6 页 12 图 2 说 明 书 附 图 CN 103035725 A 12 4/6 页 13 图 3A 图 3B 说 明 书 附 图 CN 103035725 A 13 5/6 页 14 图 3C 图 3D 说 明 书 附 图 CN 103035725 A 14 6/6 页 15 图 3E 说 明 书 附 图 CN 103035725 A 15 。