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1、10申请公布号CN104052490A43申请公布日20140917CN104052490A21申请号201410271453822申请日20140617H03M1/6620060171申请人中国电子科技集团公司第五十五研究所地址210016江苏省南京市中山东路524号72发明人杨淼张白雪曹允74专利代理机构南京天华专利代理有限责任公司32218代理人徐冬涛瞿网兰54发明名称一种可调的分段电流型DAC电路57摘要本发明公开了一种可调的分段电流型DAC电路，包括输入寄存器、第一译码电路、第二译码电路、延时电路、第一锁存电路、第二锁存电路、第三锁存电路、可调偏置电路和电流源电路；输入寄存器的输出端。
2、D1D3与延时电路的输入端连接，输出端D4D6和D7D10分别与第二译码电路和第一译码电路的输入端连接；第一译码电路、第二译码电路和延时电路的输出端分别与对应的第一锁存电路、第二锁存电路和第三锁存电路的输入端连接；电流源电路的最高位电流源电路、中间位电流源电路和最低位电流源电路的输入端与可调偏置电路的输出端连接，其输入端分别与对应的第一锁存电路、第二锁存电路和第三锁存电路的输出端连接，本发明可减小电路复杂度和功耗。51INTCL权利要求书2页说明书6页附图2页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书6页附图2页10申请公布号CN104052490ACN1040524。
3、90A1/2页21一种可调的分段电流型DAC电路，包括输入寄存器、第一译码电路、第二译码电路、延时电路、第一锁存电路、第二锁存电路、第三锁存电路和电流源电路，其特征是还包括可调偏置电路；所述可调的分段电流型DAC电路采用“433”分段结构，其中最低3位采用二进制编码，中间3位和最高4位采用温度码编码方式；输入寄存器的最低三位输出端D1D3与延时电路的输入端连接，中间三位输出端D4D6与第二译码电路的输入端连接，最高四位输出端D7D10与第一译码电路的输入端连接；第一译码电路、第二译码电路和延时电路的输出端分别与对应的第一锁存电路、第二锁存电路和第三锁存电路的输入端连接；电流源电路包括最高位电流。
4、源电路、中间位电流源电路和最低位电流源电路，且分别与对应的第一锁存电路、第二锁存电路和第三锁存电路的输出端连接；可调偏置电路的输出端分别与最高位电流源电路、中间位电流源电路和最低位电流源电路的输入端连接；最高位电流源电路、中间位电流源电路和最低位电流源电路的输出端相连接电流输出端IOUT。2根据权利要求1所述的一种可调的分段电流型DAC电路，其特征是还包括第一时钟电路和第二时钟电路，第一时钟电路的输出端与输入寄存器的输入端连接，第二时钟电路的输出端分别与第一锁存电路、第二锁存电路、第三锁存电路的输入端连接。3根据权利要求1所述的一种可调的分段电流型DAC电路，其特征是所述第一译码电路为415译。
5、码电路，第二译码电路为37译码电路。4根据权利要求1所述的一种可调的分段电流型DAC电路，其特征是所述第一锁存电路的输出信号为B11B25和B11_B25_；所述第二锁存电路的输出信号为B4B10和B4_B10_；所述第三锁存电路的输出信号为B1B3和B1_B3_。5根据权利要求1所述的一种可调的分段电流型DAC电路，其特征是所述可调偏置电路包括P型MOS管MP1、第一基准电压源、运算放大器OP、N型MOS管MN1、MN2、MN3、MN4、MN5、MN6、电阻RC、R1、R2、R3、R4、R5；P型MOS管MP1的衬底和源极相连接于电源VDD，P型MOS管MP1的栅极和漏极与N型MOS管MN6。
6、的漏极相连于可调偏置电路的输出端A1节点；N型MOS管MN6的栅极接运算放大器OP的输出，N型MOS管MN6的源极与电阻RC的一端、运放OP的反向输入端相连，N型MOS管MN6的衬底接地GND；电阻RC的另一端分别与电阻R1一端和N型MOS管MN1的漏极相连；第一基准电压源的输出端与运放OP的正向输入端相连；N型MOS管MN1的栅极接外部控制信号K1，用于控制MN1是否导通，N型MOS管MN1的源极和衬底相连接地GND；电阻R1的另一端与N型MOS管MN2的漏极和电阻R2的一端连接，N型MOS管MN2的栅极外接信号K2，用于控制MN2是否导通，N型MOS管MN2的源极和衬底相连接地GND；电阻。
7、R2的另一端与N型MOS管MN3的漏极和电阻R3的一端连接，N型MOS管MN3的栅极接外部控制信号K3，用于控制MN3是否导通，N型MOS管MN3的源极和衬底相连接地GND；电阻R3的另一端与N型MOS管MN4的漏极和电阻R4的一端连接，N型MOS管MN4的栅极接外部控制信号K4，用于控制MN4是否导通，N型MOS管MN4的源极和衬底相连接地GND；电阻R4的另一端与N型MOS管MN5的漏极和电阻R5的正向端连接，N型MOS管MN5的栅极接外部控制信号K5，用于控制MN5是否导通，N型MOS管MN5的源极和衬底相连接地GND；电阻R5的另一端接地GND。6根据权利要求3所述的一种可调的分段电流。
8、型DAC电路，其特征是所述最高位电流源电路由十五个宽长比相等的电流源组成，包括P型MOS管P11MP25和T21T50；中间位电流源电路由七个宽长比相等的电流源组成，包括P型MOS管P4P10和T7T20；最低位权利要求书CN104052490A2/2页3电流源电路由三个宽长比不断倍增的电流源组成，包括P型MOS管P1、P2、P3、T1、T2、T3、T4、T5、T6；P型MOS管P11P25、P4P10、P1、P2、P3的源极以及衬底相连一起接电源VDD，P型MOS管P11P25、P4P10、P1、P2、P3的栅极相连一起接可调偏置电路的输出端A1节点，P型MOS管P25的漏极与P型MOS管T。
9、49、T50的源极和T49、T50的衬底相连在一起；P型MOS管T50的栅极接第一锁存电路对应的输出端B25，P型MOS管T50的漏极接电流正向输出端IOUTN；P型MOS管T49的栅极接第一锁存电路对应的输出端B25_，P型MOS管T49的漏极接电流负向输出端IOUTP；P型MOS管P11的漏极与P型MOS管T21、T22的源极以及T21、T22衬底相连在一起；P型MOS管T22的栅极接第一锁存电路对应的输出端B11，P型MOS管T22的漏极接电流正向输出端IOUTN；P型MOS管T21的栅极接第一锁存电路对应的输出端B11_，P型MOS管T21的漏极接电流负向输出端IOUTP；同理连接P1。
10、2P25和T23T48；P型MOS管P10的漏极与P型MOS管T19、T20的源极以及T19、T20衬底相连在一起；P型MOS管T20的栅极接第二锁存电路对应的输出端B10，P型MOS管T20的漏极接电流正向输出端IOUTN；P型MOS管T19的栅极接第二锁存电路对应的输出端B10_，P型MOS管T19的漏极接电流负向输出端IOUTP；P型MOS管P4的漏极和P型MOS管T7、T8的源极以及衬底相连在一起；P型MOS管T8的栅极接第二锁存电路对应的输出端B4，P型MOS管T8的漏极接电流正向输出端IOUTN；P型MOS管T7的栅极接第二锁存电路对应的输出端B4_，P型MOS管T7的漏极接电流负。
11、向输出端IOUTP；同理连接P5P9和T9T18；P型MOS管P3的漏极和P型MOS管T5、T6的源极以及衬底相连在一起；P型MOS管T6的栅极接第三锁存电路对应的输出端B3，P型MOS管T6的漏极接电流正向输出端IOUTN；P型MOS管T5的栅极接第三锁存电路对应的输出端B3_，P型MOS管T5的漏极接电流负向输出端IOUTP；P型MOS管P2的漏极和P型MOS管T3、T4的源极以及衬底相连在一起；P型MOS管T4的栅极接第三锁存电路对应的输出端B2，P型MOS管T4的漏极接电流正向输出端IOUTN；P型MOS管T3的栅极接第三锁存电路对应的输出端B2_，P型MOS管T3的漏极接电流负向输出。
12、端IOUTP；P型MOS管P21的漏极和P型MOS管T1、T2的源极以及衬底相连在一起；P型MOS管T2的栅极接第三锁存电路对应的输出端B1，P型MOS管T2的漏极接电流正向输出端IOUTN；P型MOS管T1的栅极接第三锁存电路对应的输出端B2_，P型MOS管T1的漏极接电流负向输出端IOUTP。7根据权利要求6所述的一种可调的分段电流型DAC电路，其特征是所述最高位电流源电路由宽长比为M64的电流源组成；中间位电流源电路由宽长比为M8的电流源组成；最低位电流源电路由宽长比分别为M1、M2和M4的电流源组成。权利要求书CN104052490A1/6页4一种可调的分段电流型DAC电路技术领域00。
13、01本发明涉及数字模拟电路，尤其涉及一种可调的分段电流型DAC电路。背景技术0002随着各种音频技术、计算机技术、多媒体技术的广泛应用，促使了数字信号处理中的数模转换器DAC的飞速发展。在未来很长一段时间，高速、宽带技术将成为通信系统的发展趋势。由于数字通信在现代通信系统中的主导地位，DAC也成为现代通信系统中一个不可或缺的重要模块。数模转换器的好坏直接影响整个系统的性能，由于数字信号处理技术的飞速发展，要求DAC具有足够高的数据处理速度和足够高的精度。0003电流型结构DAC由模拟部分和数字部分构成。分为二进制型、温度编码型和分段型结构。二进制码的优点是无需译码逻辑得以节省部分面积，缺点是有。
14、大的DNL误差，单调性不能保证且会有大的转换毛刺；相比而言，温度计码的优势则是DNL误差小、单调性得到保证、毛刺小，缺点是增加的温度计译码电路的复杂度、面积和功耗。0004现有的偏置电路如图4所示，P型MOS管MP1_1的衬底和源极相连接电源VDD，P型MOS管MP1_1的栅极和漏极与N型MOS管MN6的漏极相连；N型MOS管MN6_1的栅极接运放OP_1的输出，N型MOS管MN6_1的源极与电阻RC_1的一端和运放OP_1的反向输入端相连；电阻RC_1的另一端与N型MOS管MN1_1的漏极和电阻R1_1的一端相连；第二基准电压源的输出端与运放OP的正向输入端相连；N型MOS管MN1_1的栅极。
15、接外部控制信号K1_1，用于控制MN1_1是否导通0表示截止，1表示导通；电阻R1_1的另一端与N型MOS管MN2_1的漏极、N型MOS管MN1_1的源极和电阻R2_1的一端相连，N型MOS管MN2_1的栅极接外部控制信号K2_1，用于控制MN2_1是否导通0表示截止，1表示导通；电阻R2_1的另一端与N型MOS管MN3_1的漏极、N型MOS管MN2_1的源极、电阻R3_1的一端相连，N型MOS管MN3_1的栅极接外部控制信号K3_1，用于控制MN3_1是否导通0表示截止，1表示导通；电阻R3_1的另一端与N型MOS管MN4_1的漏极、N型MOS管MN3_1的源极、电阻R4_1的一端相连，N型。
16、MOS管MN4_1的栅极接外部控制信号K4_1，用于控制MN4_1是否导通0表示截止，1表示导通；电阻R4_1的另一端与N型MOS管MN5_1的漏极、N型MOS管MN4_1的源极、电阻R5_1的一端相连，N型MOS管MN5_1的栅极接外部控制信号K5_1，用于控制MN5_1是否导通0表示截止，1表示导通；电阻R5_1的另一端、N型MOS管MN1_1、MN2_1、MN3_1、MN4_1、MN5_1、MN6_1的衬底相连接地GND。0005图4所示电路的工作原理是MN1_1导通时，电阻R1_1短路；MN2_1导通时，电阻R2_1短路；MN3_1导通时，电阻R3_1短路；MN4_1导通时，电阻R4_。
17、1短路；MN5_1导通时，电阻R5_1短路；由于在N阱CMOS工艺中，NMOS管的衬底必须接到地电位，因此MN1_1、MN2_1、MN3_1、MN4_1、MN5_1的衬底均接地，将引入衬偏效应，使负载电阻的精确性受到影响，影响其输出的偏置电流的精度。发明内容说明书CN104052490A2/6页50006为了解决上述问题，本发明的目的是提供一种分段式结构，其结合了二进制电流源型DAC和温度编码型DAC的特点。因此采用合理的温度计译码和二进制译码的组合，既可以保证DNL误差和毛刺的要求，又能实现较小的面积和功耗。0007本发明采用如下技术方案0008一种可调的分段电流型DAC电路，包括输入寄存器。
18、、第一译码电路、第二译码电路、延时电路、第一锁存电路、第二锁存电路、第三锁存电路和电流源电路，还包括可调偏置电路；所述可调的分段电流型DAC电路采用“433”分段结构，其中最低3位采用二进制编码，中间3位和最高4位采用温度码编码方式；输入寄存器的最低三位输出端D1D3与延时电路的输入端连接，中间三位输出端D4D6与第二译码电路的输入端连接，最高四位输出端D7D10与第一译码电路的输入端连接；第一译码电路、第二译码电路和延时电路的输出端分别与对应的第一锁存电路、第二锁存电路和第三锁存电路的输入端连接；电流源电路包括最高位电流源电路、中间位电流源电路和最低位电流源电路，且分别与对应的第一锁存电路、。
19、第二锁存电路和第三锁存电路的输出端连接；可调偏置电路的输出端分别与最高位电流源电路、中间位电流源电路和最低位电流源电路的输入端连接；最高位电流源电路、中间位电流源电路和最低位电流源电路的输出端相连接IOUT。0009所述的一种可调的分段电流型DAC电路，还包括第一时钟电路和第二时钟电路，第一时钟电路的输出端与输入寄存器的输入端连接，第二时钟电路的输出端分别与第一锁存电路、第二锁存电路、第三锁存电路的输入端连接。0010所述第一译码电路为415译码电路，第二译码电路为37译码电路。0011所述第一锁存电路的输出信号为B11B25和B11_B25_；所述第二锁存电路的输出信号为B4B10和B4_B。
20、10_；所述第三锁存电路的输出信号为B1B3和B1_B3_。0012所述可调偏置电路包括P型MOS管MP1、第一基准电压源、运算放大器OP、N型MOS管MN1、MN2、MN3、MN4、MN5、MN6、电阻RC、R1、R2、R3、R4、R5；P型MOS管MP1的衬底和源极相连接于电源VDD，P型MOS管MP1的栅极和漏极与N型MOS管MN6的漏极相连于可调偏置电路的输出端A1节点；N型MOS管MN6的栅极接运算放大器OP的输出，N型MOS管MN6的源极与电阻RC的一端、运放OP的反向输入端相连，N型MOS管MN6的衬底接地GND；电阻RC的另一端分别与电阻R1一端和N型MOS管MN1的漏极相连；。
21、第一基准电压源的输出端与运放OP的正向输入端相连；N型MOS管MN1的栅极接外部控制信号K1，用于控制MN1是否导通，N型MOS管MN1的源极和衬底相连接地GND；电阻R1的另一端与N型MOS管MN2的漏极和电阻R2的一端连接，N型MOS管MN2的栅极外接信号K2，用于控制MN2是否导通，N型MOS管MN2的源极和衬底相连接地GND；电阻R2的另一端与N型MOS管MN3的漏极和电阻R3的一端连接，N型MOS管MN3的栅极接外部控制信号K3，用于控制MN3是否导通，N型MOS管MN3的源极和衬底相连接地GND；电阻R3的另一端与N型MOS管MN4的漏极和电阻R4的一端连接，N型MOS管MN4的栅。
22、极接外部控制信号K4，用于控制MN4是否导通，N型MOS管MN4的源极和衬底相连接地GND；电阻R4的另一端与N型MOS管MN5的漏极和电阻R5的正向端连接，N型MOS管MN5的栅极接外部控制信号K5，用于控制MN5是否导通，N型MOS管MN5的源极和衬底相连接地GND；电阻R5的另一端接地GND。0013所述最高位电流源电路由十五个宽长比相等的电流源组成，包括P型MOS管P11MP25和T21T50；中间位电流源电路由七个宽长比相等的电流源组成，包括P型MOS管说明书CN104052490A3/6页6P4P10和T7T20；最低位电流源电路由三个宽长比不断倍增的电流源组成，包括P型MOS管P。
23、1、P2、P3、T1、T2、T3、T4、T5、T6；0014P型MOS管P11P25、P4P10、P1、P2、P3的源极以及衬底相连一起接电源VDD，P型MOS管P11P25、P4P10、P1、P2、P3的栅极相连一起接可调偏置电路的输出端A1节点，P型MOS管P25的漏极与P型MOS管T49、T50的源极和T49、T50的衬底相连在一起；P型MOS管T50的栅极接第一锁存电路对应的输出端B25，P型MOS管T50的漏极接电流正向输出端IOUTN；P型MOS管T49的栅极接第一锁存电路对应的输出端B25_，P型MOS管T49的漏极接电流负向输出端IOUTP；P型MOS管P11的漏极与P型MOS。
24、管T21、T22的源极以及T21、T22衬底相连在一起；P型MOS管T22的栅极接第一锁存电路对应的输出端B11，P型MOS管T22的漏极接电流正向输出端IOUTN；P型MOS管T21的栅极接第一锁存电路对应的输出端B11_，P型MOS管T21的漏极接电流负向输出端IOUTP；同理连接P12P25和T23T48；0015P型MOS管P10的漏极与P型MOS管T19、T20的源极以及T19、T20衬底相连在一起；P型MOS管T20的栅极接第二锁存电路对应的输出端B10，P型MOS管T20的漏极接电流正向输出端IOUTN；P型MOS管T19的栅极接第二锁存电路对应的输出端B10_，P型MOS管T1。
25、9的漏极接电流负向输出端IOUTP；P型MOS管P4的漏极和P型MOS管T7、T8的源极以及衬底相连在一起；P型MOS管T8的栅极接第二锁存电路对应的输出端B4，P型MOS管T8的漏极接电流正向输出端IOUTN；P型MOS管T7的栅极接第二锁存电路对应的输出端B4_，P型MOS管T7的漏极接电流负向输出端IOUTP；同理连接P5P9和T9T18；0016P型MOS管P3的漏极和P型MOS管T5、T6的源极以及衬底相连在一起；P型MOS管T6的栅极接第三锁存电路对应的输出端B3，P型MOS管T6的漏极接电流正向输出端IOUTN；P型MOS管T5的栅极接第三锁存电路对应的输出端B3_，P型MOS管。
26、T5的漏极接电流负向输出端IOUTP；P型MOS管P2的漏极和P型MOS管T3、T4的源极以及衬底相连在一起；P型MOS管T4的栅极接第三锁存电路对应的输出端B2，P型MOS管T4的漏极接电流正向输出端IOUTN；P型MOS管T3的栅极接第三锁存电路对应的输出端B2_，P型MOS管T3的漏极接电流负向输出端IOUTP；P型MOS管P21的漏极和P型MOS管T1、T2的源极以及衬底相连在一起；P型MOS管T2的栅极接第三锁存电路对应的输出端B1，P型MOS管T2的漏极接电流正向输出端IOUTN；P型MOS管T1的栅极接第三锁存电路对应的输出端B2_，P型MOS管T1的漏极接电流负向输出端IOUT。
27、P。0017所述最高位电流源电路由宽长比为M64的电流源组成；中间位电流源电路由宽长比为M8的电流源组成；最低位电流源电路由宽长比分别为M1、M2和M4的电流源组成。0018本发明的有益效果00191采用433分段结构，减小电路复杂度，减小芯片面积和功耗，同时提高了DAC性能。00202本发明采用可调偏置电路的开关控制方式，通过将电路中开关管的衬底和源极相连接，消除衬偏效应对基准电流的影响，可调节DAC输出电流大小。附图说明0021图1是本发明的一种实施例的分段电流型DAC电路框图；说明书CN104052490A4/6页70022图2是本发明的一种实施例的电流源电路图；0023图3是本发明的一。
28、种实施例的可调偏置电路图；0024图4是一种现有可调偏置电路图。具体实施方式0025下面结合附图和具体实施例对本发明进行详细说明。0026实施例一0027如图1所示，本发明包括输入寄存器1、译码和延时电路2、锁存电路3、电流源电路4、可调偏置电路5、第一时钟电路和第二时钟电路；所述译码和延时电路2包括第一译码电路、第二译码电路、延时电路，第一译码电路采用415译码电路，第二译码电路采用37译码电路。所述锁存电路3包括第一锁存电路、第二锁存电路和第三锁存电路；所述电流源电路，包括最高位电流源电路41、中间位电流源电路42和最低位电流源电路43；10位可调的分段电流型DAC电路采用“433”分段结。
29、构，其中最低3位采用二进制编码，中间3位和最高4位采用温度码编码方式；外部数据D1D10输入到输入寄存器1，输入寄存器1的最低三位输出端D1D3与延时电路的输入端连接，中间三位输出端D4D6与第二译码电路的输入端连接，最高四位输出端D7D10与第一译码电路的输入端连接；第一译码电路、第二译码电路和延时电路的输出端分别与对应的第一锁存电路、第二锁存电路和第三锁存电路的输入端连接；最高位电流源电路41、中间位电流源电路42和最低位电流源电路43分别与对应的第一锁存电路、第二锁存电路和第三锁存电路的输出端连接；可调偏置电路5的输出端分别与最高位电流源电路41、中间位电流源电路42和最低位电流源电路4。
30、3的输入端连接；第一时钟电路的输出端与输入寄存器的输入端连接，第二时钟电路的输出端分别与第一锁存电路、第二锁存电路、第三锁存电路的输入端连接，用于使得10位信号同步控制电流源电路中的开关管；最高位电流源电路41、中间位电流源电路42和最低位电流源电路43的输出端相连接电流输出端IOUT。0028图1所示的电路图的工作原理是最低3位数据信号D1D3经过延时电路、第三锁存电路输出开关控制信号B1B3和B1_B3_给最低位电流源电路43，用来控制最低位电流源电路43开关管的导通与关断。中间3位数据信号D4D6经过第二译码电路即37译码电路的输出端传输到第二锁存电路，输出七路开关控制信号B4B10和B。
31、4_B10_给中间位电流源电路42，用来控制中间位电流源电路42开关管的导通与关断；最高4位数据信号D7D10经过输入寄存器进入第一译码电路即415译码电路，通过第一译码电路和第一锁存电路输出十五路开关控制信号B11B25、B11_B25_给最高位电流源电路41，用来控制最高位电流源电路41开关管的导通与关断。开关管控制电流源电路4中各路相应的电流是输出到IOUTN或者IOUTP，根据叠加原理，将开关闭合支路的电流相加输出到IOUTN或者IOUTP。可调偏置电路5为整个可调的分段电流型DAC电路提供参考电压，通过一系列开关管控制可调偏置电路5的负载电阻大小，可以调节分段电流型DAC的偏置电流，。
32、从而可以控制各分段电流的电流大小。0029如图2所示，最高位电流源电路41由十五个宽长比为M64的电流源组成，包括P型MOS管P11MP25和T21T50；中间位电流源电路42由七个宽长比为M8的电流源组成，包括P型MOS管P4P10和T7T20；最低位电流源电路43由三个宽长比分别为M说明书CN104052490A5/6页81、M2和M4的电流源组成，包括P型MOS管P1、P2、P3、T1、T2、T3、T4、T5、T6；0030P型MOS管P11P25、P4P10、P1、P2、P3的源极以及衬底相连一起接电源VDD，P型MOS管P11P25、P4P10、P1、P2、P3的栅极相连一起接可调偏。
33、置电路的输出端A1节点，P型MOS管P25的漏极与P型MOS管T49、T50的源极和T49、T50的衬底相连在一起；P型MOS管T50的栅极接B25，P型MOS管T50的漏极接电流正向输出端IOUTN；P型MOS管T49的栅极接B25_，P型MOS管T49的漏极接电流负向输出端IOUTP；P型MOS管P11的漏极与P型MOS管T21、T22的源极以及T21、T22衬底相连在一起；P型MOS管T22的栅极接B11，P型MOS管T22的漏极接电流正向输出端IOUTN；P型MOS管T21的栅极接B11_，P型MOS管T21的漏极接电流负向输出端IOUTP；同理连接P12P25和T23T48；0031。
34、P型MOS管P10的漏极与P型MOS管T19、T20的源极以及T19、T20衬底相连在一起；P型MOS管T20的栅极接B10，P型MOS管T20的漏极接电流正向输出端IOUTN；P型MOS管T19的栅极接B10_，P型MOS管T19的漏极接电流负向输出端IOUTP；P型MOS管P4的漏极和P型MOS管T7、T8的源极以及衬底相连在一起；P型MOS管T8的栅极接B4，P型MOS管T8的漏极接电流正向输出端IOUTN；P型MOS管T7的栅极接B4_，P型MOS管T7的漏极接电流负向输出端IOUTP；同理连接P5P9和T9T18；0032P型MOS管P3的漏极和P型MOS管T5、T6的源极以及衬底相。
35、连在一起；P型MOS管T6的栅极接B3，P型MOS管T6的漏极接电流正向输出端IOUTN；P型MOS管T5的栅极接B3_，P型MOS管T5的漏极接电流负向输出端IOUTP；P型MOS管P2的漏极和P型MOS管T3、T4的源极以及衬底相连在一起；P型MOS管T4的栅极接B2，P型MOS管T4的漏极接电流正向输出端IOUTN；P型MOS管T3的栅极接B2_，P型MOS管T3的漏极接电流负向输出端IOUTP；P型MOS管P21的漏极和P型MOS管T1、T2的源极以及衬底相连在一起；P型MOS管T2的栅极接B1，P型MOS管T2的漏极接电流正向输出端IOUTN；P型MOS管T1的栅极接B2_，P型MO。
36、S管T1的漏极接电流负向输出端IOUTP。0033如图3所示，可调偏置电路5包括P型MOS管MP1、第一基准电压源、运算放大器OP、N型MOS管MN1、MN2、MN3、MN4、MN5、MN6、电阻RC、R1、R2、R3、R4、R5；P型MOS管MP1的衬底和源极相连接于电源VDD，P型MOS管MP1的栅极和漏极与N型MOS管MN6的漏极相连于可调偏置电路的输出端A1节点；N型MOS管MN6的栅极接运算放大器OP的输出，N型MOS管MN6的源极与电阻RC的一端、运放OP的反向输入端相连，N型MOS管MN6的衬底接地GND；电阻RC的另一端分别与电阻R1一端和N型MOS管MN1的漏极相连；第一基准。
37、电压源的输出端与运放OP的正向输入端相连；N型MOS管MN1的栅极接外部控制信号K1，用于控制MN1是否导通，N型MOS管MN1的源极和衬底相连接地GND；电阻R1的另一端与N型MOS管MN2的漏极和电阻R2的一端连接，N型MOS管MN2的栅极接外部控制信号K2，用于控制MN2是否导通，N型MOS管MN2的源极和衬底相连接地GND；电阻R2的另一端与N型MOS管MN3的漏极和电阻R3的一端连接，N型MOS管MN3的栅极接外部控制信号K3，用于控制MN3是否导通，N型MOS管MN3的源极和衬底相连接地GND；电阻R3的另一端与N型MOS管MN4的漏极和电阻R4的一端连接，N型MOS管MN4的栅极。
38、接外部控制信号K4，用于控制MN4是否导通，N型MOS管MN4的源极和衬底相连接地GND；电阻R4的另一端与N型MOS管MN5的漏极和电阻R5的正向端连接，N型MOS管MN5的栅极接外部控制信号K5，用于控制MN5是否导通，N型MOS管MN5的源极和衬底相连接地GND；电阻R5的另一端接地GND。可调偏说明书CN104052490A6/6页9置电路5可以消除衬偏效应对可调偏置电路基准电流的影响，从而可以精确控制分段电流型DAC输出电流范围大小。0034图3所示电路的工作过程如下0035运放OP和N型MOS管MN6以及电阻RC、R1R5构成反馈回路，N型MOS管MN6源极电压等于第一基准电压源的。
39、输出电压VREF，从而把第一基准电压源的电压转换为流过电阻支路的电流。通过控制开关管MN1MN5的导通和关断，可以得到不同的输出基准电流IREF，其中00360037当只有MN1导通时，负载电阻R大小为RC；当只有MN2导通时，负载电阻R大小为RCR1；当只有MN3导通时，负载电阻R大小为RCR1R2；当只有MN4导通时，负载电阻R大小为RCR1R2R3；当只有MN5导通时，负载电阻R大小为RCR1R2R3R4；当MN1MN5全关断时，负载电阻R大小为RCR1R2R3R4R5。0038图3所示可调偏置电路与图4中现有可调偏置电路相比，图4中开关管MN1_1MN5_1的衬底与地相接，使得衬偏电压。
40、VBS0，因而会产生衬偏效应。图3中开关管MN1MN5衬底与源极相接，故VBS0，不会产生衬偏效应。其中MOS管阈值电压表达式为VTH0即阈值电压表示当界面的电子浓度等于衬底的多子浓度时的栅压，F表示费米势，表示体效应系数，MOS管导通时将等效为一个电阻，其表达式为式中N是电子迁移率，COX是单位面积的栅氧化层电容，VGS是栅源电压，由于VBS0，将会改变阈值电压的值，从而影响其等效的电阻。比如当MN1MN5、MN1_1MN5_1全导通时，理想情况下，其等效的电阻为0，因此图3和图4的有效电阻为RC和RC_1，但由于衬偏效应的影响，使得MN1_1MN5_1的阈值电压都会明显大于MN1，那么小于MN1_1导通时的电阻会明显大于MN1导通时的电阻，因此对实际有效的电阻值影响较大，从而影响基准电流IREF的值。所以本发明的可调偏置电路IREF的精度比现有可调偏置电路IREF的精度要高。0039本发明不局限于上述实施方式，不论其实现形式作任何变化，凡是一种利用上述开关控制方式的可调偏置电流或采用4BIT温度编码3BIT温度编码3BIT二进制编码的10BITDAC结构，均应落在本发明保护范围之内。说明书CN104052490A1/2页10图1图2说明书附图CN104052490A102/2页11图3图4说明书附图CN104052490A11。