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1、(10)申请公布号 CN 102856171 A (43)申请公布日 2013.01.02 CN 102856171 A *CN102856171A* (21)申请号 201210226968.7 (22)申请日 2012.06.29 61/502,430 2011.06.29 US 13/535,082 2012.06.27 US H01L 21/20(2006.01) H01L 21/02(2006.01) H01L 21/268(2006.01) (71)申请人 飞兆半导体公司 地址 美国加利福尼亚州 (72)发明人 罗伯特J珀特尔 (74)专利代理机构 北京律盟知识产权代理有限 责任公。
2、司 11287 代理人 刘国伟 (54) 发明名称 用于微波晶体再生长的低温方法和设备 (57) 摘要 本发明涉及用于微波晶体再生长的低温方法 和设备。本发明描述半导体装置和用于制造所述 装置的方法。所述半导体装置含有通过以下操作 制成的外延层 ： 提供含有具有单晶结构的上表面 的半导体衬底 ； 在所述衬底的所述上表面上形成 一层， 其中所述层包括大体上与所述半导体衬底 相同的材料且包括非晶或多晶结构 ； 以及使用低 温微波加热所述层以将所述非晶结构改变为单晶 结构。所述外延层也可通过以下操作制成 ： 提供 具有单晶材料的上表面的半导体衬底 ； 以及随后 使用微波在小于约 550的晶片温度下在。
3、所述衬 底上表面上形成外延层。可使用相同或单独的低 温微波处理来激活所述外延层中的原位或植入的 掺杂剂。本发明描述了其它实施例。 (30)优先权数据 (51)Int.Cl. 权利要求书 2 页 说明书 7 页 附图 4 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 7 页 附图 4 页 1/2 页 2 1. 一种用于制造外延层的方法， 其包括 ： 提供含有具有单晶结构的上表面的半导体衬底 ； 在所述衬底的所述上表面上形成一层， 其中所述层包括大体上与所述半导体衬底相同 的材料且包括非晶或多晶结构 ； 以及 使用低温微波加热所述层以将所述非晶或多晶结。
4、构改变为单晶结构。 2. 根据权利要求 1 所述的方法， 其中所述材料包括 Si。 3. 根据权利要求 1 所述的方法， 其中所述材料包括 C。 4. 根据权利要求 1 所述的方法， 其中所述加热过程的所述低温小于约 550。 5.根据权利要求1所述的方法， 其中所述加热过程的所述低温在约200到约550的 范围内。 6.根据权利要求1所述的方法， 其中所述加热过程的所述低温在约400到约550的 范围内。 7. 根据权利要求 1 所述的方法， 其进一步包括用掺杂剂掺杂所述层， 且随后使用低温 微波激活所述掺杂剂。 8. 根据权利要求 7 所述的方法， 其中大体上同时执行通过微波进行的加热和通。
5、过微波 进行的所述激活。 9. 根据权利要求 1 所述的方法， 其中使用分批反应器来执行所述方法， 所述分批反应 器大体上同时在一个以上晶片上沉积所述层。 10. 根据权利要求 9 所述的方法， 其中使用分批反应器来执行所述方法， 所述分批反应 器大体上同时在 1 到 12 个晶片上沉积所述层。 11. 一种用于制造外延层的方法， 其包括 ： 提供具有包括单晶结构的上表面的半导体衬底 ； 以及 使用微波在小于约 550的温度下在所述衬底上表面上形成具有单晶结构的外延层。 12. 根据权利要求 11 所述的方法， 其中所述材料包括 Si。 13. 根据权利要求 11 所述的方法， 其中所述材料包。
6、括 C。 14.根据权利要求11所述的方法， 其中所述加热过程的所述低温在约200到约550 的范围内。 15.根据权利要求11所述的方法， 其中所述加热过程的所述低温在约400到约550 的范围内。 16. 根据权利要求 11 所述的方法， 其进一步包括用掺杂剂掺杂所述层， 且随后使用低 温微波激活所述掺杂剂。 17. 根据权利要求 16 所述的方法， 其中大体上同时执行通过微波进行的加热和通过微 波进行的所述激活。 18. 根据权利要求 11 所述的方法， 其中使用分批反应器来执行所述方法， 所述分批反 应器大体上同时在一个以上晶片上沉积所述层。 19. 根据权利要求 18 所述的方法， 。
7、其中使用分批反应器来执行所述方法， 所述分批反 应器大体上同时在 1 到 12 个晶片上沉积所述层。 20. 一种用于制造外延层的方法， 其包括 ： 提供含有具有单晶结构的上表面的半导体衬底 ； 权 利 要 求 书 CN 102856171 A 2 2/2 页 3 使用快速热处理在所述衬底的所述上表面上形成一层， 其中所述层包括大体上与所述 半导体衬底相同的材料且包括非晶或多晶结构 ； 以及 使用微波在小于约 550的温度下使所述层退火， 以将所述非晶或多晶结构改变为单 晶结构。 权 利 要 求 书 CN 102856171 A 3 1/7 页 4 用于微波晶体再生长的低温方法和设备 0001。
8、 相关申请案的交叉参考 0002 本申请案主张 2011 年 6 月 29 日申请的第 61/502,430 号美国临时申请案的优先 权， 所述申请案的全部揭示内容以引用的方式并入本文中。 技术领域 0003 本申请案大体上涉及半导体装置和用于制造所述装置的方法。更特定来说， 本申 请案描述含有使用低温微波处理形成的外延层的半导体装置和用于制造所述装置的设备。 背景技术 0004 含有集成电路 (IC) 或离散装置的半导体装置用于广泛多种电子设备中。所述 IC 装置 ( 或芯片或离散装置 ) 包括已在半导体材料的衬底的表面中制造的微型化电子电路。 所述电路由多个重叠层构成， 包含含有可扩散到所。
9、述衬底中的掺杂剂的层 ( 称为扩散层 ) 或植入到所述衬底中的离子的层 ( 植入层 )。其它层是传导层之间的导体 ( 多晶硅或金属 层 ) 或连接件 ( 通孔或接触层 )。IC 装置或离散装置可在逐层工艺中制造， 所述逐层工艺 使用许多步骤的组合， 包含生长层、 成像、 沉积、 蚀刻、 掺杂和清洗。 硅晶片通常用作衬底， 且 使用光刻来掩盖衬底的将被掺杂或用以沉积和界定多晶硅、 绝缘体或金属层的不同区域。 0005 一种类型的半导体装置， 金属氧化物硅场效应晶体管 (MOSFET) 装置可广泛用于 众多电子设备中， 包含汽车电子器件、 磁盘驱动器和电力供应器。一些 MOSFET 装置可形成 于。
10、已在衬底中形成的沟槽中。使沟槽配置引人注意的一个特征是电流垂直流过 MOSFET 的 沟道。此准许比其它 MOSFET 高的单元和 / 或电流沟道密度， 其中电流水平流过沟道且随后 垂直流过漏极。沟槽 MOSFET 装置含有形成于沟槽中的栅极结构， 其中栅极结构含有在沟槽 的侧壁和底部上 ( 即， 邻近于衬底材料 ) 的栅极绝缘层以及已形成于所述栅极绝缘层上的 导电层。 发明内容 0006 本申请案描述含有使用低温微波处理形成的外延层的半导体装置和用于制造所 述装置的设备。所述半导体装置含有通过以下操作制成的外延层 ： 提供含有具有单晶结构 的上表面的半导体衬底 ； 在所述衬底的所述上表面上形。
11、成一层， 其中所述层包括大体上与 所述半导体衬底相同的材料， 且包括非晶或多晶结构 ； 以及使用微波在低处理温度下加热 所述层以将所述非晶结构改变为单晶结构。所述外延层也可通过以下操作制成 ： 提供具有 单晶材料的上表面的半导体衬底 ； 以及随后使用微波在小于约 550的晶片温度下在所述 衬底上表面上形成外延层。 可使用相同或单独的低温微波处理来激活所述外延层中的原位 或植入的掺杂剂。可使用微波处理在低温下使用分批反应器， 所述分批反应器以所需的均 匀度在多个晶片上同时沉积外延层， 进而极大地改善产率并降低制造成本。 附图说明 说 明 书 CN 102856171 A 4 2/7 页 5 00。
12、07 根据图式可以更好地理解以下描述， 在图式中 ： 0008 图 1 展示用于制造含有衬底和外延 ( 或 “epi” ) 层的半导体结构的方法的一些实 施例 ； 0009 图 2 描绘用于制造含有用低温微波加热的非晶 ( 或多晶 )Si 层的半导体结构的方 法的一些实施例 ； 0010 图 3 描绘用于制造含有沟槽的半导体结构的方法的一些实施例 ； 以及 0011 图 4 到 5 展示用于通过使用分批反应器来制造半导体结构的方法的一些实施例。 0012 所述图式说明含有使用低温微波处理形成的外延层的半导体装置和用于制造所 述装置的设备的特定方面。结合以下描述， 所述图式演示并解释了所述方法的。
13、原理和通过 这些方法产生的结构。 在各图中， 为了清晰起见而夸示了层和区域的厚度。 不同图中的相同 参考数字表示相同元件， 且因此将不再重复其描述。在本文使用术语 “在上” 、“附接到” 或 “耦合到” 时， 一个物体 ( 例如， 材料、 层、 衬底等 ) 可以在另一物体上、 附接到另一物体， 或耦合到另一物体， 而不管所述物体是直接在另一物体上、 直接附接到另一物体， 或直接耦 合到另一物体， 还是在所述物体与所述另一物体之间存在一个或一个以上介入物体。 而且， 如果提供， 那么方向 ( 例如， 上、 下、 顶部、 底部、 侧部、 向上、 向下、 下方、 上方、 上部、 下部、 水 平、 垂。
14、直、“x” 、“y” 、“z” 等 ) 是相对的， 且仅作为实例且为了便于说明和论述而提供， 且并不 作为限制。此外， 在参考元件列表 ( 例如， 元件 a、 b、 c) 的情况下， 所述参考希望包含所列元 件本身中的任一者、 少于所有所列元件的任何组合和 / 或所有所列元件的组合。 具体实施方式 0013 以下描述提供具体细节以便提供透彻理解。 然而， 所属领域的技术人员将理解， 可 在不使用这些具体细节的情况下实施和使用半导体装置以及制造和使用所述装置的相关 联方法。 实际上， 半导体装置和相关联方法可通过修改所说明的装置和方法来实践， 且可结 合工业中常规上常用的任何其它设备和技术来使用。
15、。举例来说， 尽管描述提及 U-MOS(U 形 MOSFET) 半导体装置， 但可对其进行修改以用于可含有或可不含有形成于沟槽中的栅极结 构的任何其它类型的半导体装置， 例如 LDMOS 或 CMOS 装置。 0014 图1到5中说明且在本文中描述含有使用低温微波处理形成的外延层的半导体装 置和用于制造所述装置的设备的一些实施例。在这些实施例中， 方法可如图 1 中所描绘而 开始， 此时首先提供半导体衬底 105 作为半导体结构 100 的部分。此项技术中已知的任何 半导体衬底可用作衬底 105。一些衬底的实例包含单晶硅晶片、 外延 Si 层和 / 或例如用于 绝缘体上硅 (SOI) 技术中的。
16、接合晶片。而且， 通常用于电子装置的任何其它半导电材料在 合适条件下可用作用于衬底 105 的材料， 包含 Ge、 SiGe、 GaN、 C 和 / 或任何纯的或复合半导 体， 例如 III-V 或 II-VI 及其变体。这些衬底中的任一者或全部可保持不被掺杂， 或掺杂有 任何数目的p型或n型掺杂剂或掺杂剂的组合。 在一些配置中， 衬底105包括单晶Si晶片， 其以任何类型或数目的 n 型掺杂剂被重度掺杂到所要浓度。在其它配置中， 衬底 105 在其 部分或其整个上表面上含有单晶外延层。 0015 半导体结构100可任选地含有位于衬底105的上表面的一部分上的一个或一个以 上外延 ( 或 “e。
17、pi” ) 层。在图 1 中， 个别外延层 ( 或多个外延层 ) 被描绘为外延层 110。在 一些配置中， 外延层 110 覆盖衬底 105 的大体上全部上表面。在 Si 用作用于衬底 105 的材 说 明 书 CN 102856171 A 5 3/7 页 6 料的情况下， 外延层 110 包括 Si。可使用此项技术中的任何工艺来提供外延层 110， 包含任 何外延沉积工艺。在一些情况下， 可用任何类型或数目的 p 型掺杂剂轻度掺杂外延层， 如图 1 中所示。 0016 常规上， 已通过在单晶片外延反应器中在含硅气体混合物中于高温下加热 Si 衬 底 105 来制造一些 Si 外延层。所述气体。
18、混合物通常包含含硅气体， 例如硅烷、 二氯硅烷、 三 氯硅烷， 或其组合。此气体混合物还含有载气， 例如 H2或 N2。此气体混合物还可含有掺杂 剂气体， 其中气体含有在沉积外延层时将并入到外延层中的掺杂剂材料。掺杂剂气体可含 有 PH3( 对于 P 掺杂剂 )、 AsH3( 对于 As 掺杂剂 )、 H2或其组合。遗憾的是， 这些掺杂剂气体 可能有剧毒且会自燃， 因此使用特殊处理条件。这些处理条件包含使用将在沉积腔室中维 持真空的装备 ( 即真空泵 )、 在真空条件下操作的屏蔽输送管线、 监控泄漏的装备， 以及专 用的处理装备。这些特殊处理条件和装备提高了外延沉积工艺的成本。 0017 同样。
19、， 一些常规外延沉积工艺常常在高于900的高温下执行。 这些较高温度可提 高外延沉积工艺的成本。同样， 这些高温需要使用上述载气， 从而使所述工艺复杂化， 且提 高成本。使用这些载体是因为含 Si 气体中的硅材料可能会在所述温度下与气体混合物中 的其它气体反应， 从而减少可用于沉积的硅材料的量。 0018 因为用于常规外延沉积的这些处理条件， 在一些实施例中， 可通过使用低温微波 工艺来提供外延层 110。举例来说， 在图 2 中所说明的实施例中， 可通过使用微波在低温下 加热含Si气体混合物来沉积外延层110。 在这些实施例中， 含Si气体混合物可含有与常规 工艺中所使用的那些气体相同或不同。
20、的气体， 如本文中所描述。但是， 在其它实施例中， 含 Si 气体混合物可含有任何含 Si 气体， 例如硅烷、 二氯硅烷、 三氯硅烷、 四氯化硅、 四氟化硅、 三甲基硅烷， 或其组合。此气体混合物还可含有载气， 例如 N2、 H2、 其它惰性气体， 或其组合。 使用 N2和 H2可提供显著的安全优势， 在低于 600的温度下尤其如此， 此时可使用 N2来替 代H2。 在一些配置中， 具有含硅气体的气体混合物还可含有掺杂剂气体， 掺杂剂气体含有可 并入到外延层中的掺杂剂。掺杂剂气体混合物可含有 PH3( 对于 P 掺杂剂 )、 AsH3( 对于 As 掺杂剂 )、 H2或其组合。 0019 可使。
21、用微波将含 Si 气体混合物沉积为外延层， 同时保持衬底处于低温下。在一些 实施例中， 这些低温可小于约550。 在其它实施例中， 这些低温可在约200到约550的 范围内。在又其它实施例中， 所述温度可在约 400到约 550的范围内。在仍其它实施例 中， 这些低温可以是这些温度的任何合适组合或子范围。 0020 Si 外延层可以层的任何非单晶结构沉积。因此， 在一些实施例中， 可沉积 Si 外延 层， 使得部分或大体上整个层包括非晶结构。 而且， 在其它实施例中， 且在合适条件下， 可沉 积 Si 外延层， 使得部分或大体上全部层包括多晶结构。 0021 微波加热工艺可使用政府对工业应用的。
22、规定所允许的任何频率或波长的微波。 在 一些实施例中， 微波的频率和波长可以是国际对工业应用的规定所允许的那些频率和波长 中的任一者。在其它实施例中， 微波的频率可在约 2.45GHz 到约 5.8GHz 的范围内， 且具有 在约 52mm 到约 123mm 的范围内的波长。 0022 可在足以形成外延层 110 的任何时间内执行微波加热工艺。在一些实施例中， 所 述时间可在至多约 120 分钟的范围内， 这比在形成外延层时所使用的一些常规熔炉工艺常 常所需的 5 到 6 小时短得多。在其它实施例中， 此时间可在约 1 分钟到约 120 分钟的范围 说 明 书 CN 102856171 A 6。
23、 4/7 页 7 内。 在又其它实施例中， 所述时间可在约2分钟到约60分钟的范围内。 在仍其它实施例中， 所述时间可在约 2 分钟到约 15 分钟的范围内。在更其它实施例中， 所述时间可以是这些量 的任何合适组合或子范围。 0023 在某些情况下， 快速热处理(RTP)和低温下的微波(MW)加热的组合可用来形成外 延层 110。在这些实施例中， 首先使用 RTP 来在衬底 105 的上表面的至少一部分上沉积非 晶硅 (a-Si) 层。随后可在图 5 中所示的 MW 分批反应器 300 中使用本文中所描述的低温 MW 加热工艺来再生长所述 a-Si 层， 但具有单晶结构。在这些实施例中， 可从。
24、约 900到约 1100执行 RTP 约 2 到约 15 分钟。随后可在本文中所描述的条件下执行 MW 低温加热工艺 以作为退火工艺， 以再生长具有单晶结构的 a-Si( 或多晶 ) 层。在其它实施例中， 可使用与 本文中所描述的原位 MW 再结晶工艺相同的条件来执行此 MW 退火工艺。举例来说， 所沉积 的 Si 层可包括多晶 Si， 所述多晶 Si 可通过将多晶 Si 附接到含 Si 衬底 即 (111)、 (100)， 或(110)或(311)的所要晶体面而转化为单晶Si。 当所沉积的层再结晶时， 下伏的晶体平 面在材料再结晶时蔓延穿过所述材料。 0024 还可用任何所要的 ( 和数目的。
25、 )n 型或 p 型掺杂剂来掺杂外延层 110。在一些实施 例中， 可用 P 和 / 或 B 掺杂剂来掺杂外延层 110。在这些实施例中， P 和 / 或 B 掺杂剂在外 延层 110 中的浓度可在约 21015原子 / 立方厘米到约 11020原子 / 立方厘米的范围内。 在其它实施例中， P 和 / 或 B 掺杂剂的浓度可在约 11015原子 / 立方厘米到约 2.51020 原子 / 立方厘米的范围内。在仍其它实施例中， 所述浓度可以是这些量的任何合适组合或 子范围。 0025 可使用此项技术中已知的将给予所述层所要掺杂剂浓度的任何工艺来用这些掺 杂剂掺杂外延层 110。在一些实施例中，。
26、 可使用含 P 和 / 或含 B 掺杂剂气体将 P 和 / 或 B 掺 杂剂添加到含 Si 气体混合物， 进而在沉积外延层的同时使用原位工艺来掺杂外延层 110。 可使用的含 P 和 / 或含 B 气体包含乙硼烷、 PH3、 BCL3， 或其组合。在其它实施例中， 所要的 掺杂剂可使用任何植入和驱入工艺而提供到外延层 110 中。 0026 一旦掺杂剂位于外延层 110 中， 如果需要， 那么接着可通过用微波在低温下加热 经掺杂层来激活所述掺杂剂。此低温 MW 激活工艺不仅用以激活掺杂剂， 而且用以使所沉积 的颗粒再结晶， 并在需要的情况下使它们大体上相对于衬底而定向。 在一些实施例中， 用于。
27、 MW 激活工艺的这些低温可小于约 800。在其它实施例中， 用于 MW 激活工艺的这些低温可 在约 200到约 800的范围内。在又其它实施例中， 用于 MW 激活工艺的所述温度可在约 200到约 550的范围内。在仍其它实施例中， 这些低温可以是这些温度的任何合适组合 或子范围。 在更其它实施例中， 可使用原位工艺来替代后沉积MW退火工艺或除了后沉积MW 退火工艺外还使用原位工艺来用微波在低温下激活掺杂剂。同样， 用于激活掺杂剂的 MW 激 活工艺可与用于使颗粒再结晶的 MW 加热工艺相同或不同。 0027 微波激活工艺可使用政府对工业应用的规定所允许的任何微波频率或波长。 在一 些实施例。
28、中， 微波的频率和波长可为工业应用国际规定所允许的频率和波长中的任一者。 在其它实施例中， 微波的频率可在约 2.45GHz 到约 5.8GHz 的范围内， 且具有在约 52mm 到约 123mm 的范围内的波长。 0028 可在足以形成外延层 110 的任何时间内执行微波激活工艺。在一些实施例中， 时 间可在至多约 120 分钟的范围内， 其比在形成外延层时所使用的一些常规熔炉工艺中常常 说 明 书 CN 102856171 A 7 5/7 页 8 所需的 5 到 6 个小时短得多。在其它实施例中， 此时间可在约 1 分钟到约 120 分钟的范围 内。在又其它实施例中， 此时间可在约 2 分。
29、钟到约 60 分钟的范围内。在仍其它实施例中， 此时间可在约 2 分钟到约 15 分钟的范围内。在更其它实施例中， 所述时间可为这些量的任 何合适组合或子范围。 0029 在一些实施例中， 快速热处理 (RTP) 和 MW 退火工艺的组合可用于激活这些掺杂 剂。在这些实施例中， 可执行 RTP 从约 900到约 1100持续约 2 到约 15 分钟， 且可执行 MW 激活工艺从约 200到约 550持续约 2 到约 30 分钟。 0030 随后可如此项技术中已知的那样来制造半导体装置的其余部分。在一些实施例 中， 如图 3 中所示， 沟槽 120 可形成于外延层 110 中 ( 且任选地， 形。
30、成于衬底 105 中 )。沟 槽 120 的底部可到达外延层 110 或衬底 105 中的任何深度。沟槽 120 可通过任何已知工艺 来形成， 包含使用形成于外延层 110 的上表面上的掩模 115。在一些实施例中， 可使用任何 已知蚀刻剂来蚀刻外延层 110， 直到沟槽 120 已达到外延层 110 中的所要深度和宽度为止。 在这些实施例中， 随后可使用此项技术中已知的任何工艺来完成沟槽 MOSFET 结构。 0031 如上文所述， 一些常规的外延沉积工艺在其操作的处理参数方面受到限制。但这 些工艺还可被限制于在沉积工艺期间所能使用的设备中。 一些常规的外延沉积工艺在反应 器腔室中执行， 所。
31、述反应器腔室一次仅在一个晶片上沉积外延层， 以便提供所需的均匀度 和电阻率控制。然而， 其它外延反应器具有桶状或扁平形设计 ( 含有旋转压盘 )， 其允许更 高的产率， 因为其可同时在多个晶片上沉积外延层。但这些其它反应器不能提供所要的均 匀度和电阻率控制。 0032 使用低温MW再结晶、 退火或激活工艺来形成经掺杂或未经掺杂的外延层110允许 使用分批反应器。 此分批反应器可在一次处理一个以上晶片的同时获得所需的均匀度和电 阻率控制。在图 4 中描绘可使用的分批反应器的一个实例。分批反应器 200 含有可由反应 器壁 210 形成的反应器腔室 205。分批反应器 200 含有用于将在沉积工艺。
32、期间所使用的气 体混合物的入口 215 和出口 220。可将含 Si 气体、 载气和 / 或掺杂剂气体作为气体的单一 组合而引入到入口 215 中， 或其可个别引入。一旦 MW 工艺完成， 气体便经由出口 220 退出。 0033 反应器200还含有石英基座板225。 板225可与任何数目个晶片一起使用， 所述数 目受反应器的大小和其中 MW 场是均匀的区域的大小限制。在一些配置中， 基座板 225 之间 所含有的晶片的数目在 1 到 12 的范围内。在其它配置中， 基座板 225 之间所含有的晶片的 数目可为 1， 且在每批之间多个基座板与一个晶片一起使用。 0034 在一些配置中， 晶片2。
33、25的每一侧上的石英基座板可充当微波反射器， 且/或高度 掺杂的含 Si 晶片可充当微波吸收体。这些配置允许反应器 200 将 MW 场聚焦到基座板上且 穿过其上方的晶片。在其它配置中， 凸或凹配置的弯曲的基座板 ( 或其组合 ) 可用于帮助 使跨越晶片的微波场均匀， 而不管所施加的微波功率如何。 0035 在一些配置中， 合成基座板可用于反应器 200 中。在这些配置中， 基座板含有组合 起来的吸收和反射层， 其还可除了凹和 / 或凸的基座板几何形状之外用于在晶片处聚焦微 波场， 而不管所施加的 MW 功率如何。一些合成基座板结构的实例包含 Si 中的 SOI( 绝缘体 上硅 ) 埋入层的堆。
34、叠， 其可用氧气在各种深度下植入以在 Si 晶片内产生所要的 SiO2堆叠。 0036 反应器 200 还含有供应所需的 MW 能量的至少一个 MW 源 230。在一些配置中， 所述 反应器可含有 4 到 20 个 MW 源。在图 4 中所说明的配置中， MW 源的数目是 4。MW 源可定位 说 明 书 CN 102856171 A 8 6/7 页 9 在反应器周围以将 MW 能量提供给腔室 205 中的所要位置， 如图 4 中所示。 0037 反应器 200 可含有用于半导体工业中的沉积反应器中的其它组件。举例来说， 反 应器 200 可含有高温计 240 以用于测量反应腔室 205 中的温。
35、度。同样， 反应器可含有压力 传感器、 气流计量阀、 危险气体监视器等。在其它配置中， 用于使用低温的 MW 处理的分批反 应器可为图 4 中所示的分批反应器 200 和图 5 中所示的分批反应器的组合或混合体。 0038 分批反应器 200 可由可透过微波且仍可保持真空的任何材料制成。举例来说， 如 图 4 中所说明， 反应器壁 210 可包括石英。当不需要此功能时， 例如在入口 215 和出口 220 的外部部分中， 反应器 200 的材料可由例如钢等其它材料制成。在其中反应器腔室 205 包 括石英的那些实施例中， 其不吸收MW， 且因此其将比晶片温度冷(即， 约50)， 从而使得分 批。
36、反应器 200 制造起来更便宜且操作起来更安全。 0039 在其它实施例中， 且在合适的条件下， 衬底 105 可由含碳材料制成。含碳材料的实 例包含金刚石、 石墨或字母。随后可使用任何工艺将非晶 (a-C) 或多晶碳层沉积于那个衬 底上， 包含在含碳挥发性前驱体用于气体混合物中时。随后可使用本文中所描述的低温 MW 工艺将多晶或a-C层转化为具有与碳衬底匹配的晶体结构的外延碳层。 同样， a-C层和/或 外延碳层可经掺杂， 且随后使用本文中所描述的低温 MW 工艺激活掺杂剂。 0040 如本文中所描述的在低温下使用 MW 处理将若干特征提供给所得的半导体装置。 首先， 在外延层上具有上部 U。
37、MOS 装置构造的堆叠于功率 UMOS 装置上的功率 UMOS 装置可在 低温下形成于 MW 分批反应器中。上部 UMOS 装置可在需要时使用形成于分离所述装置的经 生长或经沉积的氧化物层中的非晶经掺杂的Si(其可随后再结晶)借助通孔而连接到下部 装置。其次， 在需要时， 例如 UMOS 装置 ( 具有顶部上的源极和底部上的漏极 ) 等半导体装 置可随后具有安装于其顶部上的另一 UMOS 装置 ( 具有顶部上的漏极和底部上的源极 )， 其 中 MW 生长的外延层被氧化物层分离。且第三， 低温下的 MW 处理可用于在垂直或水平配置 中将功率装置附接到其它半导体装置 ( 例如， CMOS 或 LD。
38、MOS 装置 )， 其中氧化物层和通孔在 其之间。由于用于在绝缘层之间形成经掺杂的外延或单晶 Si 层的低温不会不利地影响先 前形成的装置， 其不同于用于一些常规外延反应器中的过热， 所以可制造这些装置。 0041 应理解， 本文中所提供的所有材料类型仅用于说明目的。 因此， 虽然特定掺杂剂命 名为 n 型和 p 型掺杂剂， 但任何其它已知的 n 型和 p 型掺杂剂 ( 或所述掺杂剂的组合 ) 可 用于半导体装置中。同样， 虽然参考特定类型的导电性 (P 或 N) 来描述本发明的装置， 但所 述装置可通过适当修改而配置为具有相同类型的掺杂剂的组合， 或可配置为具有相反类型 的导电性 ( 分别为。
39、 N 或 P)。 0042 本申请案还涉及分批反应器， 所述分批反应器包括 ： 反应腔室， 其由可透过微波的 材料所制成的壁封闭 ； 压盘， 其经配置以支撑多个半导体晶片， 所述压盘包括弯曲的基座 板 ； 入口， 其用于含有能够在晶片上形成外延层的气体混合物的气体混合物 ； 出口 ； 以及至 少一个微波源， 其经配置以在晶片处冲击微波能量， 所述微波源经配置以在 2.45GHz 到约 5.8GHz 下发射微波， 且具有在约 52mm 到约 123mm 的范围内的波长。 0043 除了任何先前指示的修改之外， 在不脱离本描述内容的精神和范围的情况下， 所 属领域的技术人员可设计出众多其它变化和替。
40、代性布置， 且所附权利要求书意在涵盖所述 修改和布置。因此， 虽然已结合目前被视为最实际且优选的方面的内容特定地且详细地描 述了信息， 但所属领域的技术人员将明白， 在不脱离本文中所陈述的原理和概念的情况下， 说 明 书 CN 102856171 A 9 7/7 页 10 可做出众多修改， 所述修改包含 ( 但不限于 ) 形式、 功能、 操作方式和用途。而且， 如本文中 所使用， 实例打算仅为说明性的， 且不应被理解为以任何方式进行限制。 说 明 书 CN 102856171 A 10 1/4 页 11 图 1 图 2 说 明 书 附 图 CN 102856171 A 11 2/4 页 12 图 3 说 明 书 附 图 CN 102856171 A 12 3/4 页 13 图 4 说 明 书 附 图 CN 102856171 A 13 4/4 页 14 图 5 说 明 书 附 图 CN 102856171 A 14 。