半导体器件结构及其形成方法.pdf

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1、10申请公布号CN104051527A43申请公布日20140917CN104051527A21申请号201310245332122申请日2013061961/776,72220130311US13/841,31120130315USH01L29/78200601H01L29/10200601H01L21/33620060171申请人台湾积体电路制造股份有限公司地址中国台湾新竹72发明人李东颖黄玉莲74专利代理机构北京德恒律治知识产权代理有限公司11409代理人章社杲孙征54发明名称半导体器件结构及其形成方法57摘要本发明提供了一种半导体器件结构及其形成方法。一个实施例是一种半导体器件，该半导。

2、体器件包括位于半导体衬底上方的第一栅极结构；位于半导体衬底和第一栅极结构上方的第一蚀刻停止层（ESL），第一ESL具有曲顶面；以及位于第一ESL上的第一层间电介质（ILD），第一ILD具有曲顶面。该半导体器件还包括位于第一ILD上的第二ESL，第二ESL具有曲顶面；以及位于第二ESL上的第二ILD。30优先权数据51INTCL权利要求书2页说明书9页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书9页附图5页10申请公布号CN104051527ACN104051527A1/2页21一种半导体器件，包括第一栅极结构，位于半导体衬底上方；第一蚀刻停止层（ESL），位于所。

3、述半导体衬底和所述第一栅极结构上方，所述第一ESL具有曲顶面；第一层间电介质（ILD），位于所述第一ESL上，所述第一ILD具有曲顶面；第二ESL，位于所述第一ILD上，所述第二ESL具有曲顶面；以及第二ILD，位于所述第二ESL上。2根据权利要求1所述的半导体器件，其中，所述第一ESL与所述第一栅极结构共形并且所述第一ESL的厚度均匀，其中，所述第一ILD的厚度均匀，并且所述第二ESL的厚度均匀。3根据权利要求1所述的半导体器件，其中，所述第一ESL包括位于所述半导体衬底上的第一部分，所述第一部分的顶面与所述半导体衬底的顶面基本共面，所述第一部分具有第一厚度；位于所述栅极结构的侧壁上的第二部。

4、分，所述第二部分具有第二厚度；以及位于所述栅极结构的上部上的第三部分，所述第三部分具有第三厚度。4根据权利要求3所述的半导体器件，其中，所述第三厚度大于所述第一厚度。5根据权利要求3所述的半导体器件，其中，所述第一部分的厚度在约3NM和约10NM之间，所述第二部分的厚度在约3NM和约30NM之间，并且所述第三部分的厚度在约3NM和约30NM之间。6根据权利要求1所述的半导体器件，其中，所述第一ESL包含SIN、SICN、SION或它们的组合，并且所述第二ESL包含SIN、SICN、SION或它们的组合。7根据权利要求1所述的半导体器件，其中，所述第一ESL由原子层沉积、分子层沉积或它们的组合形。

5、成，并且所述第二ESL由原子层沉积、分子层沉积或它们的组合形成。8根据权利要求1所述的半导体器件，其中，所述第一ESL通过等离子体增强化学汽相沉积形成。9一种半导体器件，包括源极区域，位于半导体衬底中；漏极区域，位于所述半导体衬底中，所述漏极区域与所述源极区域在横向上间隔开；栅极，位于所述半导体衬底上方，所述栅极在横向上位于所述源极区域和所述漏极区域之间；栅极间隔件，位于所述栅极的相对侧上；第一蚀刻停止层（ESL），位于所述半导体衬底上，所述第一ESL邻接所述栅极间隔件且位于所述栅极的顶面上；第一层间电介质，位于所述第一ESL上，所述第一ILD邻接所述栅极间隔件；第二ESL，位于所述第一ILD。

6、上，所述第二ESL邻接所述栅极间隔件且位于所述第一ESL的顶面上；以及第二ILD，位于所述第二ESL上。10一种形成半导体器件的方法，所述方法包括在半导体衬底上形成伪栅极电介质；权利要求书CN104051527A2/2页3在所述伪栅极电介质上形成伪栅极；在所述伪栅极的相对侧上形成栅极间隔件；在所述半导体衬底和所述伪栅极上方形成第一蚀刻停止层（ESL），所述第一ESL具有曲顶面；在所述第一ESL上形成第一层间电介质（ILD），所述第一ILD具有曲顶面；在所述第一ILD上形成第二ESL，所述第二ESL具有曲顶面；在所述第二ESL上形成第二ILD；以及将所述伪栅极和所述伪栅极电介质替换为有源栅极和有。

7、源栅极电介质。权利要求书CN104051527A1/9页4半导体器件结构及其形成方法0001本申请要求于2013年3月11日提交的名称为“SEMICONDUCTORDEVICESTRUCTUREANDMETHODOFFORMINGSAME”、申请号为61/776,722的美国临时申请的权益，据此将该申请引入本文作为参考。技术领域0002本发明涉及半导体领域，更具体地，本发明涉及一种半导体器件结构及其形成方法。背景技术0003根据摩尔定律（MOORESLAW）与半导体器件尺寸的微缩相关的成本和复杂性产生了改进半导体器件特征的新方法。继续将摩尔定律微缩用于下一代微处理器设计的一些方法实例是用于降低。

8、器件漏电的诸如HIK金属栅极的新栅极材料、与相同尺寸的平面器件相比具有增加的有效栅极面积的FINFET器件以及用于增大电荷载流子迁移率的应变诱导沟道。发明内容0004为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括第一栅极结构，位于半导体衬底上方；第一蚀刻停止层（ESL），位于所述半导体衬底和所述第一栅极结构上方，所述第一ESL具有曲顶面；第一层间电介质（ILD），位于所述第一ESL上，所述第一ILD具有曲顶面；第二ESL，位于所述第一ILD上，所述第二ESL具有曲顶面；以及第二ILD，位于所述第二ESL上。0005在所述半导体器件中，所述第一ESL与所述第一栅。

9、极结构共形并且所述第一ESL的厚度均匀，其中，所述第一ILD的厚度均匀，并且所述第二ESL的厚度均匀。0006在所述半导体器件中，所述第一ESL包括位于所述半导体衬底上的第一部分，所述第一部分的顶面与所述半导体衬底的顶面基本共面，所述第一部分具有第一厚度；位于所述栅极结构的侧壁上的第二部分，所述第二部分具有第二厚度；以及位于所述栅极结构的上部上的第三部分，所述第三部分具有第三厚度。0007在所述半导体器件中，所述第三厚度大于所述第一厚度。0008在所述半导体器件中，所述第一部分的厚度在约3NM和约10NM之间，所述第二部分的厚度在约3NM和约30NM之间，并且所述第三部分的厚度在约3NM和约3。

10、0NM之间。0009在所述半导体器件中，所述第一ESL包含SIN、SICN、SION或它们的组合，并且所述第二ESL包含SIN、SICN、SION或它们的组合。0010在所述半导体器件中，所述第一ESL由原子层沉积、分子层沉积或它们的组合形成，并且所述第二ESL由原子层沉积、分子层沉积或它们的组合形成。0011在所述半导体器件中，所述第一ESL通过等离子体增强化学汽相沉积形成。0012在所述半导体器件中，还包括源极区域，位于所述半导体衬底中；以及漏极区说明书CN104051527A2/9页5域，位于所述半导体衬底中，所述栅极结构在横向上位于所述源极区域和所述漏极区域之间。0013在所述半导体器。

11、件中，所述半导体器件是平面晶体管或FINFET。0014根据本发明的另一方面，提供了一种半导体器件，包括源极区域，位于半导体衬底中；漏极区域，位于所述半导体衬底中，所述漏极区域与所述源极区域在横向上间隔开；栅极，位于所述半导体衬底上方，所述栅极在横向上位于所述源极区域和所述漏极区域之间；栅极间隔件，位于所述栅极的相对侧上；第一蚀刻停止层（ESL），位于所述半导体衬底上，所述第一ESL邻接所述栅极间隔件且位于所述栅极的顶面上；第一层间电介质，位于所述第一ESL上，所述第一ILD邻接所述栅极间隔件；第二ESL，位于所述第一ILD上，所述第二ESL邻接所述栅极间隔件且位于所述第一ESL的顶面上；以及。

12、第二ILD，位于所述第二ESL上。0015在所述半导体器件中，所述第一ESL与所述栅极和所述栅极间隔件共形，所述第一ESL的厚度均匀。0016在所述半导体器件中，所述第一ESL通过原子层沉积、等离子体增强化学汽相沉积、等离子体增强氮化硅、低压化学汽相沉积或它们的组合形成，并且所述第一ILD通过流动式化学汽相沉积、旋涂介电工艺或它们的组合形成。0017在所述半导体器件中，所述第一ILD不位于所述栅极或所述栅极间隔件上方。0018根据本发明的又一方面，提供了一种形成半导体器件的方法，所述方法包括在半导体衬底上形成伪栅极电介质；在所述伪栅极电介质上形成伪栅极；在所述伪栅极的相对侧上形成栅极间隔件；在。

13、所述半导体衬底和所述伪栅极上方形成第一蚀刻停止层（ESL），所述第一ESL具有曲顶面；在所述第一ESL上形成第一层间电介质（ILD），所述第一ILD具有曲顶面；在所述第一ILD上形成第二ESL，所述第二ESL具有曲顶面；在所述第二ESL上形成第二ILD；以及将所述伪栅极和所述伪栅极电介质替换为有源栅极和有源栅极电介质。0019在所述方法中，替换所述伪栅极和所述伪栅极电介质包括对所述第二ILD、所述第二ESL、所述第一ILD和所述第一ESL进行平坦化以露出所述伪栅极的顶面；去除所述伪栅极；去除所述伪栅极电介质以露出所述半导体衬底中的沟道区域；在所述沟道区域上形成所述有源栅极电介质；以及在所述有源。

14、栅极电介质上形成所述有源栅极。0020在所述方法中，所述第一ESL的厚度均匀，所述第一ILD的厚度均匀，并且所述第二ESL的厚度均匀。0021在所述方法中，所述第一ESL包括位于所述半导体衬底上的第一部分，所述第一部分的顶面与所述半导体衬底的顶面基本共面，所述第一部分具有第一厚度；位于所述栅极间隔件的侧壁上的第二部分，所述第二部分具有第二厚度；以及位于所述栅极间隔件和所述有源栅极的上部上的第三部分，所述第三部分具有第三厚度，其中所述第三厚度大于所述第一厚度。0022在所述方法中，形成所述第一ESL和形成所述第二ESL均包括实施等离子体增强化学汽相沉积（CVD）工艺、低压CVD（LPCVD）工艺。

15、、原子层沉积（ALD）工艺、分子层沉积（MLD）工艺或它们的组合，并且形成所述第一ILD和所述第二ILD均包括实施流动式CVD工艺、旋涂介电工艺或它们的组合。0023在所述方法中，所述第一ESL包含SIN、SICN、SION或它们的组合，并且所述第二说明书CN104051527A3/9页6ESL包含SIN、SICN、SION或它们的组合。附图说明0024为了更充分地理解本发明的实施例及其优势，现将结合附图进行的以下描述作为参考，其中0025图1示出根据一个实施例的制造先栅极半导体器件的方法的流程图；0026图2示出根据一个实施例的先栅极半导体器件；0027图3示出根据另一个实施例的先栅极半导体。

16、器件；0028图4示出根据又一个实施例的先栅极半导体器件；0029图5示出根据一个实施例的制造后栅极半导体器件的方法的流程图；0030图6示出根据一个实施例的后栅极半导体器件；0031图7示出根据另一个实施例的后栅极半导体器件；以及0032图8示出根据又一个实施例的后栅极半导体器件。具体实施方式0033现详细地参考在附图中示出的实施例。在任何可能的情况下，在附图和说明书中使用相同的参考标号来表示相同的或相似的部件。在附图中，为了清楚和方便起见，形状和厚度可以被放大。本说明书尤其涉及形成根据本发明的方法和装置的一部分或者更为直接地与根据本发明的方法和装置协作的元件。可以理解未明确示出或描述的元件。

17、可以采取本领域技术人员公知的各种形式。对于本领域技术人员而言，一旦了解本发明，许多替代和修改将是显而易见的。0034在整个说明书中提及的“一个实施例”或“实施例”意为关于该实施例描述的特定部件、结构或特征包括在本发明的至少一个实施例中。因此在整个说明书的各个位置出现的短语“在一个实施中”或“在实施例中”不一定全都是指同一实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定的部件、结构或特征。应当理解，以下附图没有按比例绘制；实际上这些附图仅是用于举例说明的目的。0035将参照具体环境描述实施例，即在栅极结构上方及其之间具有第二蚀刻停止层用于阻止第二蚀刻停止层下面的层的额外损失的半导体。

18、器件。其他实施例也可以适用于在导电结构之间采用高纵横比工艺的其他半导体器件。0036图1示出根据实施例形成先栅极半导体器件的方法100的流程图。虽然方法100在下文中被示出和描述为一系列动作或事件，但可以理解所示出的这些动作或事件的顺序不限于具体实施例。例如，一些动作可以以不同的顺序发生和/或可以与本文示出和/或描述的那些动作或事件以外的其他动作或事件同时发生。此外，不是所有示出的动作都是实施本文说明书的一个或多个方面或实施例必需的。而且，本文所描述的一个或多个动作可以分成一个或多个单独的动作和/或阶段实施。0037将参照作为实例的图2描述方法100的步骤，但是方法100可以适用于图3、图4和。

19、图6至图8中的其他实施例。0038图2示出半导体器件200的截面图。半导体器件200包括位于半导体衬底220中的源极/漏极区域226；位于栅极电介质222上方的栅极224，栅极224和栅极电介质222说明书CN104051527A4/9页7横向位于源极/漏极区域226之间；以及位于栅极224的相对侧上的栅极间隔件228。半导体器件还包括位于半导体衬底220上的部件上方的第一蚀刻停止层（ESL）230、位于第一ESL230上的第一层间电介质（ILD）232、位于第一ILD232上的第二蚀刻停止层234和位于第二ESL234上的第二ILD236。0039半导体衬底220可以包含掺杂的或未掺杂的块状。

20、硅或者绝缘体上硅（SOI）衬底的有源层。通常，SOI衬底包含半导体材料层，诸如硅、锗、硅锗、SOI、绝缘体上硅锗（SGOI）或它们的组合。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。可以通过注入工艺对半导体衬底220进行掺杂以将P型或N型杂质引入到半导体衬底220中。在半导体器件200是FINFET器件的实施例中，可以以类似于如上所述的半导体衬底的方式对鳍进行图案化和掺杂。0040半导体衬底220可以包括有源器件（未在图2中示出）。作为本领域普通技术人员将认识到诸如晶体管、电容器、电阻器、这些的组合等多种器件可以用于生成设计半导体器件200的结构性和功能性要求。可以使用任何合适的方。

21、法来形成器件。在附图中仅示出半导体衬底220的一部分，原因在于这足以全面地描述示例性实施例。0041在步骤102，在衬底上方形成栅极介电层、栅极和栅极间隔件。通过热氧化、化学汽相沉积（CVD）、溅射或本领域中用于形成栅极电介质的任何其他已知的和使用的方法在半导体衬底220上方形成栅极介电层222。在其他实施例中，栅极介电层222包括具有例如大于39的高介电常数（K值）的介电材料。材料可以包括氮化硅、氮氧化硅、诸如HFO2、HFZROX、HFSIOX、HFTIOX、HFALOX的金属氧化物等或者它们的组合和多层。0042可以在栅极介电层222上方形成栅电极层（未示出）。栅电极层可以包括导电材料并。

22、且可以选自包含多晶硅（POLYSI）、多晶硅锗（POLYSIGE）、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过CVD、溅射沉积或本领域中用于沉积导电材料的其他已知的和使用的技术来沉积栅电极层。栅电极层的顶面通常具有非平面顶面并且可以在栅电极层或栅极蚀刻的图案化之间进行平坦化。在此时可以将离子引入到或者可以不引入到栅电极层中。例如，可以通过离子注入技术引入离子。可以对栅电极层和栅极介电层进行图案化以形成栅极224。栅极图案化工艺可以通过在栅电极层上方沉积诸如光刻胶或氧化硅的掩模材料（未示出）来实现。然后对掩模材料进行图案化，并且根据图案对栅电极层进行蚀刻。在一个实施例中，栅极224可。

23、以形成为高度在约30NM和约100NM之间。0043在步骤104，可以在衬底中形成源极/漏极区域。可以通过实施注入工艺以注入适当的掺杂物对源极/漏极区域226进行掺杂，从而在半导体衬底220中补充掺杂物。在另一实施例中，可以通过在半导体衬底220中形成凹槽（未示出）以及在凹槽中外延生长材料来形成源极/漏极区域226。可以通过如上所述的注入方法或者通过在生长材料时原位掺杂对源极/漏极区域226进行掺杂。0044在一个实施例中，半导体器件200可以被配置成PMOS或NMOS配置。在PMOS配置中，半导体衬底220可以掺杂有N型掺杂物，而源极/漏极区域226可以掺杂有P型掺杂物。在NMOS配置中，半。

24、导体衬底220可以掺杂有P型掺杂物，而源极/漏极区域226可以掺杂有N型掺杂物。如上所述，可以通过注入方法或者通过在外延生长材料时原位掺杂来实施掺杂。0045可以在栅极224的相对侧上形成栅极间隔件228。栅极间隔件228通常通过在先说明书CN104051527A5/9页8前形成的结构上覆盖式沉积间隔材料（未示出）来形成。在一个实施例中，栅极间隔件228可以包括间隔衬垫（未示出），其包含SIN、SIC、SIGE、氮氧化物、氧化物、它们的组合等。间隔层可以包含SIN、氮氧化物、SIC、SION、SIXCYNZ、氧化物、它们的组合等，并且可以通过用于形成这样的层的方法来形成，诸如CVD、等离子体增。

25、强CVD、溅射和本领域中已知的其他方法。然后，例如通过各向异性蚀刻对栅极间隔件228进行图案化以从结构的水平表面去除间隔层。0046在另一个实施例中，源极/漏极区域226可以包含轻掺杂区域和重掺杂区域。在该实施例中，在形成栅极间隔件228之前，可以轻掺杂源极/漏极区域226。在形成栅极间隔件228之后，可以重掺杂源极/漏极区域226。这形成轻掺杂区域和重掺杂区域。轻掺杂区域主要位于栅极间隔件228的下面，而重掺杂区域沿着半导体衬底220位于栅极间隔件228的外面。0047在步骤106，可以在衬底、源极/漏极区域以及栅极和栅极间隔件上方形成第一ESL。如图2所示，可以在半导体衬底220、源极/漏。

26、极区域226、栅极224和栅极间隔件228上方形成第一ESL230。可以在半导体衬底220上的部件上方共形沉积第一ESL230。在一个实施例中，第一ESL230可以包含SIN、SICN、SION等或它们的组合，并且可以通过原子层沉积（ALD）、分子层沉积（MLD）、炉工艺、CVD、等离子体增强CVD（PECVD）、等离子体增强氮化硅（PESIN）等或它们的组合形成。在一个实施例中，第一ESL230可以形成为具有约3NM至约30NM的厚度。0048在步骤108，在第一ESL上方形成第一ILD。如图2所示，可以在第一ESL230上方形成第一ILD232。可以在第一ESL230上方共形沉积第一ILD。

27、232。在一个实施例中，第一ILD232可以包含SIO2、SION等或它们的组合。可以通过CVD、ALD、PECVD、次大气压CVD（SACVD）、流动式CVD、高密度等离子体（HDP）、旋涂电介质工艺等或它们的组合形成第一ILD232。在一个实施例中，第一ILD232可以形成为具有约3NM至约70NM的厚度。0049在步骤110，在第一ILD上方形成第二ESL。如图2所示，可以在第一ILD232上方形成第二ESL234。第二ESL234可以共形沉积在第一ILD232上方并且可以在后续蚀刻和平坦化工艺中对第一ILD232提供保护。在一个实施例中，第二ESL234可以包含SIN、SICN、SIO。

28、N等或它们的组合，并且可以通过ALD、MLD、PECVD、PESIN、炉工艺、CVD等或它们的组合形成。在一个实施例中，第二ESL234可以形成为具有约10NM至约1000NM的厚度。0050在步骤112，在第二ESL层上方形成第二ILD。如图2所示，可以在第二ESL234上方形成第二ILD236。在一个实施例中，第二ILD236可以包含SIO2、SION等或它们的组合。可以通过CVD、ALD、PECVD、SACVD、流动式CVD、HDP、旋涂电介质工艺等或它们的组合形成第二ILD236。0051在步骤114，可以对第二ILD进行平坦化。可以对第二ILD236进行平坦化以在第二ILD236上提。

29、供平坦的顶面，从而形成、连接或安装其他器件和结构。在一个实施例中，通过使用CMP对第二ILD236进行平坦化以去除部分第二ILD236。在其他实施例中，可以使用其他平坦化技术，诸如蚀刻。0052在步骤116，可以对栅极和源极/漏极区域形成接触件。虽然未在图2中示出，可以形成接触件以允许通过第二ILD236上或者上方的器件和结构与栅极224和源极/漏极区域226形成外部连接。可以蚀刻出穿过第二ILD236、第二ESL234、第一ILD232和第一说明书CN104051527A6/9页9ESL230至源极/漏极区域226和栅极224的开口。可以使用诸如单镶嵌工艺或双镶嵌工艺的可接受的光刻技术蚀刻出。

30、开口。应当注意到可接受的光刻技术可以使用第一蚀刻剂来蚀刻穿过第二ILD236、使用第二蚀刻剂来蚀刻穿过第二ESL234以及使用另一些蚀刻剂来蚀刻穿过第一ILD232和第一ESL230。0053然后可以在开口中形成源极/漏极接触件和栅极接触件（未示出）。形成源极/漏极接触件和栅极接触件可以包括例如在开口中沉积诸如氮化钛、氮化钽等或它们的组合的阻挡层，然后沉积导电材料，诸如金属，像铝、铜、钨等或它们的组合。沉积可以通过例如CVD、ALD、物理汽相沉积（PVD）等或它们的组合进行。诸如通过CMP去除多余的阻挡层材料和/或导电材料。0054虽然图2示出具有两个ESL层（230和234）以及两个ILD层。

31、（232和236）的实施例，但是另一实施例可以具有多于两个的ESL层和多于两个的ILD层。例如，一个实施例可以具有三个ESL层和三个ILD层。0055已发现在第一ILD232上方具有第二ESL234可以防止栅极224之间才第一ILD232凹陷。第一ILD232中的这些凹槽可以容许来自后续加工的金属残余物形成在栅极224之间并导致栅极与栅极桥接。第二ESL234防止在栅极224之间的第一ILD232中出现这些凹槽，并因而可以防止栅极与栅极桥接。而且，防止在第一ILD232凹槽中存在金属残余物防止过蚀刻以去除金属残余物的必要性，而过蚀刻可能导致缩短的栅极高度。0056图3示出先栅极半导体器件300。

32、的另一实施例，其中ESL和ILD是非共形形成的。例如，第一ESL320包含位于半导体衬底220上且具有与半导体衬底220的顶面基本共面的顶面的第一部分320A、位于栅极间隔件228的侧壁上的第二部分320B以及位于栅极间隔件228和栅极224的上部上的第三部分320C。第一ILD232、第二ESL234和第二ILD326还可以包括如下所述每一部分均具有类似配置的三个部分。关于该实施例中与先前描述的实施例类似的细节在此处将不再重复。0057可以在半导体衬底220、源极/漏极区域226、栅极224和栅极间隔件228上方形成第一ESL320。可以在半导体衬底220上的部件上方共形沉积第一ESL230。

33、。在一个实施例中，第一ESL320可以包含SIN、SICN、SION等或它们的组合，并且可以通过PECVD、PESIN、低压CVD（LPCVD）等或它们的组合形成。第一ESL320可以包含具有与半导体衬底220的顶面基本共面的基本平坦的顶面的第一部分320A、位于栅极间隔件228的侧壁上且具有与栅极间隔件228的侧壁基本共面的顶面的第二部分320B以及位于栅极间隔件228和栅极224的上部上且具有基本弯曲的顶面的第三部分320C。在一个实施例中，第一部分320A可以形成为具有在约3NM和约10NM之间的厚度，第二部分320B可以形成为具有在约3NM和约30NM之间的厚度，以及第三部分320C可。

34、以形成为具有在约3NM和约30NM之间的厚度。0058可以在第一ESL320上方形成第一ILD322。可以在第一ESL320上方非共形沉积第一ILD322。在一个实施例中，第一ILD322可以包含SIO2、SION等或它们的组合，并且可以通过PECVD、SACVD、流动式CVD、旋涂电介质工艺等或者它们的组合形成。第一ILD322可以包括具有与半导体衬底220的顶面基本共面的基本平坦的顶面的第一部分322A、位于第一ESL320的第二部分320B上且具有与栅极间隔件228的侧壁基本共面的顶面的第二部分322B以及位于第一ESL320的第三部分320C上且具有基本上弯曲的顶面的第三部分322C。。

35、在一个实施例中，第一部分322A可以形成为具有在约3NM和约30NM之间的厚度，第二部分说明书CN104051527A7/9页10322B可以形成为具有在约1NM和约30NM之间的厚度，以及第三部分322C可以形成为具有在约1NM和约30NM之间的厚度。0059可以在第一ILD322上方形成第二ESL324。第二ESL324可以非共形沉积在第一ILD322上方，并且可以在后续蚀刻和平坦化工艺期间对第一ILD322提供保护。在一个实施例中，第二ESL234可以包含SIN、SICN、SION等或它们的组合，并且可以通过PECVD、PESIN、ALD、MLD、LPCVD、SACVD等或它们的组合形成。

36、。第二ESL324可以包含具有与半导体衬底220的顶面基本共面的基本平坦的顶面的第一部分324A、位于第一ILD322的第二部分322B上且具有与栅极间隔件228的侧壁基本共面的顶面的第二部分324B以及位于第一ILD322的第三部分322C上且具有基本上弯曲的顶面的第三部分324C。在一个实施例中，第一部分324A可以形成为具有在约3NM和约30NM之间的厚度，第二部分324B可以形成为具有在约3NM和约30NM之间的厚度，以及第三部分324C可以形成为具有在约3NM和约30NM之间的厚度。0060可以在第二ESL324上方形成第二ILD326。在一个实施例中，第二ILD326可以包含SIO。

37、2、SION等或它们的组合。可以通过CVD、ALD、PECVD、SACVD、流动式CVD、HDP、旋涂电介质工艺等或它们的组合形成第二ILD236。0061图4示出先栅极半导体器件400的另一个实施例，其中第一ILD可以形成为具有与半导体衬底220的顶面基本共面的顶面，并且第一ILD不位于栅极间隔件228和栅极224的上方。关于该实施例中与先前描述的实施例类似的细节在此处将不再重复。0062可以在半导体衬底220和源极/漏极区域226上方形成第一ESL420。可以在半导体衬底220上的部件上方共形沉积第一ESL420。在一个实施例中，第一ESL420可以包括SIN、SICN、SION等或它们的。

38、组合，并且可以通过ALD、MLD、PECVD、PESIN、炉工艺、CVD等或它们的组合形成。在一个实施例中，第一ESL420可以形成为具有在约3NM和约30NM之间的厚度。0063可以在第一ESL420上方形成第一ILD422。第一ILD422可以形成为具有基本均匀的厚度和与半导体衬底220的顶面基本共面的顶面。在一个实施例中，第一ILD422的基本上整个顶面与半导体衬底220的顶面基本共面。在一个实施例中，第一ILD422可以包含SIO2、SION等或它们的组合，并且可以通过流动式CVD、旋涂电介质工艺等或者它们的组合形成。在一个实施例中，第一ILD422可以形成为具有在约3NM和约30NM。

39、之间的厚度。0064第二ESL424可以共形沉积在第一ILD422上方并且可以在后续蚀刻和平坦化工艺中对第一ILD422提供保护。在一个实施例中，第二ESL424可以包含SIN、SICN、SION等或它们的组合，并且可以通过ALD、MLD、PECVD、PESIN、炉工艺、CVD等或它们的组合形成。在一个实施例中，第二ESL424可以形成为具有在约3NM和约30NM之间的厚度。0065可以在第二ESL424上方形成第二ILD426。在一个实施例中，第二ILD426可以包含SIO2、SION等或它们的组合。可以通过CVD、ALD、PECVD、SACVD、流动式CVD、HDP、旋涂电介质工艺等或它们。

40、的组合形成第二ILD426。0066图5示出根据一个实施例形成后栅极（也被称为替换栅极）半导体器件的方法500的流程图。虽然方法500在下文中被示出和描述为一系列动作或事件，但可以理解所示出的这些动作或事件的顺序不限于具体实施例。例如，一些动作可以以不同的顺序发生和/或可以与本文示出和/或描述的那些动作或事件以外的其他动作或事件同时发生。此外，说明书CN104051527A108/9页11不是所有示出的动作都是实施本文说明书的一个或多个方面或实施例必需的。而且，本文所描述的一个或多个动作可以分成一个或多个单独的动作和/或阶段实施。0067将参照作为实例的图6描述方法500的步骤，但是方法500。

41、可以适用于图2至图4、图7和图8中的其他实施例。0068图6示出具有共形的第一ESL230、共形的第一ILD232、共形的第二ESL234和第二ILD236的后栅极半导体器件600。半导体器件600类似于图2中的半导体器件200，除了半导体器件600在后栅极工艺而不是在半导体器件200的先栅极工艺中形成。关于该实施例中与先前描述的实施例类似的细节在此处将不再重复。0069在步骤502，在衬底上方形成伪栅极电介质和伪栅极。步骤502可以以与上面描述的步骤102相似的方式实施，因而在此处不再重复。例如，伪栅极电介质（未示出）和伪栅极（未示出）的形成可以包括与如图2中所述的栅极电介质222和栅极22。

42、4相似的材料和工艺，但是可以使用适合于形成伪栅极电介质或伪栅极的任何材料或工艺。0070在步骤504，可以在衬底中形成源极/漏极区域。步骤504可以以与上面描述的步骤104类似的方式实施，因而这些细节在此处不再重复。0071在步骤506，可以在衬底、源极/漏极区域以及栅极和栅极间隔件上方形成第一ESL。步骤506可以以与步骤106类似的方式实施，因而这些细节在此处不再重复。0072在步骤508，在第一ESL上方形成第一ILD。步骤508可以以与步骤108类似的方式实施，因而这些细节在此处不再重复。0073在步骤510，在第一ILD上方形成第二ESL。步骤510可以以与步骤110类似的方式实施，。

43、因而这些细节在此处不再重复。0074在步骤512，在第二ESL层上方形成第二ILD。步骤512可以以与步骤112类似的方式实施，因而这些细节在此处不再重复。0075在步骤514，可以使第二ILD、第二ESL、第一ILD和第一ESL凹陷以露出部分伪栅极（未示出）。在一个实施例中，通过使用CMP对半导体器件600进行平坦化以去除部分的第二ILD236、第二ESL234、第一ILD232和第一ESL230，从而露出伪栅极的顶面。在其他实施例中，可以使用其他平坦化技术，诸如蚀刻。应当注意到可接受的平坦化技术可以使用第一工艺对第二ILD236进行平坦化或蚀刻、使用第二工艺对第二ESL234进行平坦化或蚀。

44、刻、以及使用另一些工艺对第一ILD232和第一ESL230进行平坦化或蚀刻。0076在步骤516，去除伪栅极和伪栅极电介质。伪栅极和伪栅极电介质的去除可以在半导体衬底220中在沟道区域上方形成开口。可以通过对伪栅极的材料具有选择性的蚀刻剂去除伪栅极和伪栅极电介质。例如，如果伪栅极包含多晶硅，可以使用采用NF3、SF6、CL2、HBR等的干蚀刻或采用NH4OH等的湿蚀刻或者它们的组合来去除伪栅极。0077在步骤518，在通过去除伪栅极和伪栅极电介质形成的开口中形成栅极介电层和栅极。如图6所示，可以在通过去除伪栅极电介质和伪栅极形成的开口中形成栅极介电层620和栅极622。栅极介电层620和栅极6。

45、22可以由与图2中所述的栅极介电层222和栅极224相似的材料并通过相似的工艺形成，因而在此处不再重复。半导体器件600可以经历进一步的加工，诸如如上面图2所述的对栅极622和源极/漏极区域226形成接触件。0078已发现在第一ILD232上方具有第二ESL234可以防止栅极622之间的第一ILD232在诸如平坦化或蚀刻以露出伪栅极的顶面的加工中发生凹陷。第一ILD232中的这些凹槽说明书CN104051527A119/9页12可能容许来自后续加工的金属残余物形成在栅极622之间并导致栅极与栅极桥接。第二ESL234防止在栅极622之间的第一ILD232中出现这些凹槽，并因而可以防止栅极与栅极。

46、桥接。而且，防止在第一ILD232凹槽中存在金属残余物防止过蚀刻以去除金属残余物的必要性，而过蚀刻可能导致缩短的栅极高度。0079图7示出具有非共形的第一ESL320、非共形的第一ILD322、非共形的第二ESL324和第二ILD326的后栅极半导体器件700。半导体器件700与图3中的半导体器件300相似，除了半导体器件700在后栅极工艺而不是半导体器件300的先栅极工艺中形成。后栅极工艺和结构先前在图6中描述过。关于该实施例中与先前描述的实施例相似的细节在此处不再重复。0080图8示出后栅极半导体器件800，其中第一ESL和第一ILD可以形成为具有与半导体衬底220的顶面基本共面的顶面，并。

47、且第一ESL和第一ILD没有位于栅极间隔件228和栅极224的上方。半导体器件800与图4中的半导体器件400相似，除了半导体器件800在后栅极工艺而不是半导体器件400的先栅极工艺中形成。后栅极工艺和结构先前在图6中描述过。关于该实施例中与先前描述的实施例相似的细节在此处不再重复。0081一个实施例是一种半导体器件，该半导体器件包括位于半导体衬底上方的第一栅极结构；位于半导体衬底和第一栅极结构上方的第一蚀刻停止层（ESL），第一ESL具有曲顶面；以及位于第一ESL上的第一层间电介质（ILD），第一ILD具有曲顶面。该半导体器件还包括位于第一ILD上的第二ESL，第二ESL具有曲顶面；以及位于。

48、第二ESL上的第二ILD。0082另一实施例是一种半导体器件，该半导体器件包括位于半导体衬底中的源极区域；位于半导体衬底中的漏极区域，漏极区域与源极区域横向间隔开；位于半导体衬底上方的栅极，栅极横向位于源极区域和漏极区域之间；以及位于栅极的相对侧上的栅极间隔件。该半导体器件还包括位于半导体衬底上的第一蚀刻停止层（ESL），第一ESL邻接栅极间隔件；位于第一ESL上的第一层间电介质，第一ILD邻接栅极间隔件；位于第一ILD上的第二ESL，第二ESL邻接栅极间隔件且位于栅极的顶面上；以及位于第二ESL上的第二ILD。0083又一个实施例是一种形成半导体器件的方法，该方法包括在半导体衬底上形成伪栅极。

49、电介质；在伪栅极电介质上方形成伪栅极；在伪栅极的相对侧上形成栅极间隔件；在半导体衬底和伪栅极上方形成第一蚀刻停止层（ESL），第一ESL具有曲顶面；以及在第一ESL上形成第一层间电介质（ILD），第一ILD具有曲顶面。该方法还包括在第一ILD上形成第二ESL，第二ESL具有曲顶面；在第二ESL上形成第二ILD；以及用有源栅极和有源栅极电介质替换伪栅极和伪栅极电介质。0084尽管已经详细地描述了本发明实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明的精神和范围的情况下，进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。说明书CN104051527A121/5页13图1图2说明书附图CN104051527A132/5页14图3图4说明书附图CN104051527A143/5页15图5说明书附图CN104051527A154/5页16图6图7说明书附图CN104051527A165/5页17图8说明书附图CN10。