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1、10申请公布号CN104051354A43申请公布日20140917CN104051354A21申请号201310112017122申请日2013040210210859520130312TWH01L23/31200601H01L25/065200601H01L21/5620060171申请人矽品精密工业股份有限公司地址中国台湾台中市72发明人林畯棠赖顗喆74专利代理机构北京戈程知识产权代理有限公司11314代理人程伟王锦阳54发明名称半导体封装件及其制法57摘要一种半导体封装件及其制法，该半导体封装件的制法为先结合多个第一半导体组件于该中介板上，再以第一封装胶体包覆该第一半导体组件；接着，设。
2、置多个第二半导体组件于该第一半导体组件上，并以第二封装胶体包覆该第二半导体组件；之后，薄化该中介板。通过先堆栈半导体组件，再薄化中介板，不仅能降低整体堆栈厚度，且使该中介板不翘曲。30优先权数据51INTCL权利要求书3页说明书9页附图8页19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书9页附图8页10申请公布号CN104051354ACN104051354A1/3页21一种半导体封装件，其包括一中介板，其具有相对的第一侧及第二侧，及多个连通该第一侧与该第二侧的第一导电穿孔；至少一第一半导体组件，其结合于该中介板的第一侧上且电性连接该中介板；第一封装胶体，其形成于该中介板的。
3、第一侧上以包覆该第一半导体组件，并令该第一半导体组件外露于该第一封装胶体；至少一第二半导体组件，其设置于该第一半导体组件上并电性连接于该第一半导体组件；以及第二封装胶体，其形成于该第一半导体组件与第一封装胶体上，以包覆该第二半导体组件。2根据权利要求1所述的半导体封装件，其特征在于，该中介板为含硅材质的板体。3根据权利要求1所述的半导体封装件，其特征在于，该中介板的第一侧具有用以结合该第一半导体组件的线路重布结构，使该第一半导体组件通过该线路重布结构电性连接该第一导电穿孔。4根据权利要求1所述的半导体封装件，其特征在于，该第一半导体组件为具功能的芯片。5根据权利要求1所述的半导体封装件，其特征。
4、在于，该第一半导体组件具有用以电性连接该第一导电穿孔的第二导电穿孔。6根据权利要求1所述的半导体封装件，其特征在于，该第一半导体组件具有用以结合并电性连接该第二半导体组件的线路重布结构。7根据权利要求1所述的半导体封装件，其特征在于，该第一半导体组件具有相对的第一表面与第二表面，令该第一半导体组件的第二表面结合于该中介板的第一侧上，该第一半导体组件的第一表面并齐平于该第一封装胶体的表面。8根据权利要求1所述的半导体封装件，其特征在于，该第二半导体组件具有相对的第三表面与第四表面，令该第二半导体组件的第四表面设置于该第一半导体组件上，该第二半导体组件的第三表面并齐平于该第二封装胶体的表面。9根据。
5、权利要求1所述的半导体封装件，其特征在于，该第二半导体组件具有相对的第三表面与第四表面，令该第二半导体组件的第四表面设置于该第一半导体组件上，且该第二半导体组件的第三表面外露于该第二封装胶体。10根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括至少一线路层，其形成于该中介板的第二侧上并电性连接该第一导电穿孔。11根据权利要求1所述的半导体封装件，其特征在于，该半导体封装件还包括封装基板，其结合于该中介板的第二侧上并电性连接该中介板。12一种半导体封装件的制法，其包括提供一中介板，该中介板具有相对的第一侧及第二侧，及多个连通该第一侧而未连通该第二侧的第一导电穿孔；结合至少一第一。
6、半导体组件于该中介板的第一侧上；形成第一封装胶体于该中介板的第一侧上，以令该第一封装胶体包覆该第一半导体组件，并令该第一半导体组件外露于该第一封装胶体；权利要求书CN104051354A2/3页3于该第一半导体组件中形成多个第二导电穿孔，令该第二导电穿孔电性连接该中介板；设置至少一第二半导体组件于该第一半导体组件上，并电性连接该第二半导体组件至该第一半导体组件；形成第二封装胶体于该第一半导体组件与第一封装胶体上，使该第二封装胶体包覆该第二半导体组件；以及移除该中介板的第二侧的部分材质，以令该第一导电穿孔外露于该中介板的第二侧，而使该第一导电穿孔连通该第一侧与第二侧。13一种半导体封装件的制法，。
7、其包括提供一中介板，该中介板具有相对的第一侧及第二侧，及多个连通该第一侧而未连通该第二侧的第一导电穿孔；结合至少一第一半导体组件于该中介板的第一侧上，且该第一半导体组件还具有多个用以电性连接该第一半导体组件至该中介板的第二导电穿孔；形成第一封装胶体于该中介板的第一侧上，以令该第一封装胶体包覆该第一半导体组件，并令该第一半导体组件外露于该第一封装胶体；设置至少一第二半导体组件于该第一半导体组件上，并电性连接该第二半导体组件至该第一半导体组件；形成第二封装胶体于该第一半导体组件与第一封装胶体上，使该第二封装胶体包覆该第二半导体组件；以及移除该中介板的第二侧的部分材质，以令该第一导电穿孔外露于该中介。
8、板的第二侧，而使该第一导电穿孔连通该第一侧与第二侧。14根据权利要求12或13所述的半导体封装件的制法，其特征在于，该中介板为含硅材质的板体。15根据权利要求12或13所述的半导体封装件的制法，其特征在于，该中介板的第一侧具有用以结合该第一半导体组件的线路重布结构，使该第一半导体组件通过该线路重布结构电性连接该第一导电穿孔。16根据权利要求12或13所述的半导体封装件的制法，其特征在于，该第一半导体组件为具功能的芯片。17根据权利要求12或13所述的半导体封装件的制法，其特征在于，该第一半导体组件具有用以结合并电性连接该第二半导体组件的线路重布结构。18根据权利要求12或13所述的半导体封装件。
9、的制法，其特征在于，该第一半导体组件具有相对的第一表面与第二表面，令该第一半导体组件的第二表面结合于该中介板的第一侧上，且于形成该第一封装胶体之后，移除该第一封装胶体的部分材质，使该第一半导体组件的第一表面外露于该第一封装胶体。19根据权利要求12或13所述的半导体封装件的制法，其特征在于，该第一半导体组件具有相对的第一表面与第二表面，令该第一半导体组件的第二表面结合于该中介板的第一侧上，该第一半导体组件的第一表面并齐平于该第一封装胶体的表面。20根据权利要求12或13所述的半导体封装件的制法，其特征在于，该第二半导体组件具有相对的第三表面与第四表面，令该第二半导体组件的第四表面设置于该第一半。
10、导体权利要求书CN104051354A3/3页4组件上，该第二半导体组件的第三表面并外露于该第二封装胶体。21根据权利要求20所述的半导体封装件的制法，其特征在于，通过移除该第二封装胶体的部分材质，使该第二半导体组件的第三表面外露于该第二封装胶体。22根据权利要求12或13所述的半导体封装件的制法，其特征在于，该第二半导体组件具有相对的第三表面与第四表面，令该第二半导体组件的第四表面设置于该第一半导体组件上，该第二半导体组件的第三表面齐平于该第二封装胶体的表面。23根据权利要求12或13所述的半导体封装件的制法，其特征在于，于移除该中介板的第二侧的部分材质之后，形成至少一线路层于该中介板的第二。
11、侧上，使该第一导电穿孔电性连接该线路层。24根据权利要求12或13所述的半导体封装件的制法，其特征在于，该制法还包括于移除该中介板的第二侧的部分材质之后，进行切单工艺。25根据权利要求12或13所述的半导体封装件的制法，其特征在于，该制法还包括结合封装基板于该中介板的第二侧上，且令该封装基板电性连接该中介板。权利要求书CN104051354A1/9页5半导体封装件及其制法技术领域0001本发明涉及一种半导体封装件，尤指一种具中介板（INTERPOSER）的半导体封装件及其制法。背景技术0002随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄短小，而为了满足半导体装置的高积集度INTEGRATI。
12、ON以及微型化MINIATURIZATION需求，可通过覆晶FLIPCHIP封装方式，例如，芯片尺寸构装CHIPSCALEPACKAGE,CSP、芯片直接贴附封装DIRECTCHIPATTACHED,DCA以及多芯片模块封装MULTICHIPMODULE,MCM等型态的封装模块，以提升布线密度、缩小芯片封装面积及缩短信号传输路径。0003在覆晶封装工艺中，在信赖度热循环测试，因半导体芯片与封装基板间的热膨胀系数THERMALEXPANSIONCOEFFICIENT,CTE的差异甚大，所以半导体芯片外围的导电凸块易因热应力不均而产生破裂，致使其无法与封装基板上所对应的接点形成良好的接合，造成焊锡。
13、凸块自封装基板上剥离，导致产品可靠度不佳。0004此外，随着集成电路的积集度的增加，因半导体芯片与线路基板间的热膨胀系数不匹配MISMATCH，其所产生的热应力THERMALSTRESS与翘曲WARPAGE的现象也日渐严重，导致半导体芯片与封装基板之间的电性连接可靠度RELIABILITY下降，而造成信赖性测试的失败。0005此外，现有封装基板表面是以二维2D方式布设多个芯片于封装基板上，随者布设数目越多，其封装基板面积也须随的扩大，现今为迎合终端产品体积微型化及高效能的需求，其现有的封装方式及封装结构已不敷使用。0006再者，随着电子产品更趋于轻薄短小及功能不断提升的需求，半导体芯片的布线密。
14、度愈来愈高，以纳米尺寸作单位，因而半导体芯片上的电极垫的间距更小；然而，现有封装基板的接点的间距是以微米尺寸作单位，而无法有效缩小至对应该电极垫的间距大小，导致虽有高线路密度的半导体芯片，却无可配合的封装基板，以致于无法将电子产品有效生产。0007为了解决上述问题，遂采用半导体基材作中介板以结合半导体芯片与封装基板的三维3D芯片堆栈技术。0008如图1所示的半导体封装件1，增设一硅中介板（SILICONINTERPOSER）11于一封装基板10与一半导体芯片14之间。现有半导体封装件1的制法，其形成多个硅穿孔（THROUGHSILICONVIA,TSV）110在一整片晶圆之后，一方面以半导体晶。
15、圆工艺将线路重布结构（REDISTRIBUTIONLAYER,RDL）111依需求形成于欲接置半导体芯片14的一侧，所以硅中介板11可在不放大面积的情况下，容置多个半导体芯片14；另一方面，再将导电凸块12A形成于其欲接置封装基板10的一侧。当该晶圆被切割形成多个硅中介板11后，再将每一硅中介板11放至于该封装基板10上并于该硅中介板11与该封装基板10之间填充胶材12B，以包覆该些导电凸块12A。之后，该半导体芯片14与该线路重布结构111通过多个导说明书CN104051354A2/9页6电凸块14A进行电性连接，再以胶材14B填入该硅中介板11与该半导体芯片14之间，以包覆该些导电凸块14。
16、A。最后，形成多个焊球15于该封装基板10底侧用以接置电路板。0009因此，该封装基板10可藉该硅中介板11以结合具有高布线密度的半导体芯片14，而达到整合高布线密度的半导体芯片14的目的。0010此外，该硅中介板11与该半导体芯片14的材质接近，两者具有相同或相似的热膨胀系数，所以可有效避免热膨胀系数不匹配所产生的问题，例如，可避免该半导体芯片14与该硅中介板11间的导电凸块14A破裂，有效提升产品的可靠度。0011另外，相比于覆晶式封装件，现有半导体封装件1的长宽方向的面积可更加缩小。例如，一般覆晶式封装基板最小的线宽/线距仅能制出12/12M，而当半导体芯片的电极垫（I/O）数量增加时，。
17、以现有覆晶式封装基板的线宽/线距并无法再缩小，所以须加大覆晶式封装基板的面积以提高布线密度，才能接置高I/O数的半导体芯片。反观图1的半导体封装件1，因该硅中介板11可采用半导体工艺做出3/3M以下的线宽/线距，所以当该半导体芯片14具高I/O数时，该硅中介板11的长宽方向的面积足以连接高I/O数的半导体芯片14，所以不需增加该封装基板10的面积，使该半导体芯片14经由该硅中介板11作为一转接板而电性连接至该封装基板10上。0012另外，该硅中介板11的细线/宽线距特性而使电性传输距离短，所以相比于直接覆晶结合至封装基板的半导体芯片的电性传输速度（效率），设于该硅中介板11上的半导体芯片14的。
18、电性传输速度（效率）更快（更高）。0013然而，现有制法中，是先薄化该半导体芯片14及硅中介板11，再将两者相接，所以当该半导体芯片14及硅中介板11极薄时，该硅中介板11也会发生翘曲的问题，虽然相比于芯片直接置于基板，该硅中介板11的翘曲程度较轻微，但仍会提高该半导体芯片14与硅中介板11相接的难度。因此，为了降低翘曲程度，该硅中介板11需具有一定的厚度，因而无法进一步薄化，致使现有半导体封装件1无法达到轻、薄、短、小的需求。0014此外，虽然该硅中介板11可以二维方式接置多个半导体芯片14而提升产品功能，但目前已无法满足多功能的需求。0015再者，若于该硅中介板11上接置欲多个半导体芯片1。
19、4，现有的制法中，先研磨多个半导体芯片14后，再逐一放置硅中介板11上，所以不仅大幅增加生产的时间及成本，且各该半导体芯片14的薄化程度不会相同，致使平坦均一度不佳，因而无法于各该半导体芯片14上进一步堆栈或跨接其它芯片。0016因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。发明内容0017鉴于上述现有技术的种种缺点，本发明的主要目的在于提供一种半导体封装件及其制法，不仅能降低整体堆栈厚度，且使中介板不翘曲。0018本发明的半导体封装件，其包括一中介板，其具有相对的第一侧及第二侧，及多个连通该第一侧与该第二侧的第一导电穿孔；至少一第一半导体组件，其结合于该中介板的第一侧上且电。
20、性连接该中介板；第一封装胶体，其形成于该中介板的第一侧上以包覆该第一半导体组件，并令该第一半导体组件外露于该第一封装胶体；至少一第二半导体组件，其设置于该第一半导体组件上并电性连接于该第一半导体组件；以及第二封装胶体，其形说明书CN104051354A3/9页7成于该第一半导体组件与第一封装胶体上，以包覆该第二半导体组件。0019前述的半导体封装件中，该第一半导体组件具有用以电性连接该第一导电穿孔的第二导电穿孔。0020本发明还提供一种半导体封装件的制法，其包括提供一中介板，该中介板具有相对的第一侧及第二侧，及多个连通该第一侧而未连通该第二侧的第一导电穿孔；结合至少一第一半导体组件于该中介板的。
21、第一侧上；形成第一封装胶体于该中介板的第一侧上，以令该第一封装胶体包覆该第一半导体组件，并令该第一半导体组件外露于该第一封装胶体；于该第一半导体组件中形成多个第二导电穿孔，令该第二导电穿孔电性连接该中介板；设置至少一第二半导体组件于该第一半导体组件上，并电性连接该第二半导体组件至该第一半导体组件；形成第二封装胶体于该第一半导体组件与第一封装胶体上，使该第二封装胶体包覆该第二半导体组件；以及移除该中介板的第二侧的部分材质，以令该第一导电穿孔外露于该中介板的第二侧，而使该第一导电穿孔连通该第一侧与第二侧。0021本发明另提供一种半导体封装件的制法，其包括提供一中介板，该中介板具有相对的第一侧及第二。
22、侧，及多个连通该第一侧而未连通该第二侧的第一导电穿孔；结合至少一第一半导体组件于该中介板的第一侧上，且该第一半导体组件还具有多个用以电性连接该第一半导体组件至该中介板的第二导电穿孔；形成第一封装胶体于该中介板的第一侧上，以令该第一封装胶体包覆该第一半导体组件，并令该第一半导体组件外露于该第一封装胶体；设置至少一第二半导体组件于该第一半导体组件上，并电性连接该第二半导体组件至该第一半导体组件；形成第二封装胶体于该第一半导体组件与第一封装胶体上，使该第二封装胶体包覆该第二半导体组件；以及移除该中介板的第二侧的部分材质，以令该第一导电穿孔外露于该中介板的第二侧，而使该第一导电穿孔连通该第一侧与第二侧。
23、。0022前述的两种制法中，该第一半导体组件具有相对的第一表面与第二表面，令该第一半导体组件的第二表面结合于该中介板的第一侧上，且于形成该第一封装胶体之后，移除该第一封装胶体的部分材质，使该第一半导体组件的第一表面外露于该第一封装胶体。0023前述的两种制法中，还包括于移除该中介板的第二侧的部分材质之后，进行切单工艺。0024前述的半导体封装件及其制法中，该中介板为含硅材质的板体。0025前述的半导体封装件及制法中，该中介板的第一侧具有用以结合该第一半导体组件的线路重布结构，使该第一半导体组件通过该线路重布结构电性连接该第一导电穿孔。0026前述的半导体封装件及其制法中，该第一半导体组件为具功。
24、能的芯片。0027此外，该第一半导体组件具有用以结合并电性连接该第二半导体组件的线路重布结构。0028前述的半导体封装件中及制法中，该第一半导体组件具有相对的第一表面与第二表面，令该第一半导体组件的第二表面结合于该中介板的第一侧上，该第一半导体组件的第一表面并齐平于该第一封装胶体的表面。0029前述的半导体封装件中及制法中，该第二半导体组件具有相对的第三表面与第四表面，令该第二半导体组件的第四表面设置于该第一半导体组件上，且该第二半导体组件的第三表面并外露于该第二封装胶体。例如，通过移除该第二封装胶体的部分材质，使该第二半导体组件的第三表面外露于该第二封装胶体、或使该第二半导体组件的第三表面齐。
25、平说明书CN104051354A4/9页8于该第二封装胶体的表面。0030前述的半导体封装件中及制法中，于移除该中介板的第二侧的部分材质之后，形成至少一线路层于该中介板的第二侧上，使该第一导电穿孔电性连接该线路层。0031另外，前述的半导体封装件中及制法中，还包括结合封装基板于该中介板的第二侧上且令电性连接该中介板。0032由上可知，本发明的半导体封装件及其制法，通过先堆栈多个层半导体组件，再薄化该中介板，不仅能使该半导体封装件的堆栈厚度有效降低，且该中介板不会发生翘曲，又能整合多个异质或同质芯片，而有效降低工艺的成本，并能增加产能。0033此外，通过堆栈多个层半导体组件，以满足多功能的需求。。
26、附图说明0034图1为现有半导体封装件的剖视示意图；以及0035图2A至图2K为本发明的半导体封装件的制法的第一实施例的上视及剖视示意图；以及0036图3A至图3K为本发明的半导体封装件的制法的第二实施例的上视及剖视示意图。0037符号说明00381,2,2,3,3半导体封装件003910,20封装基板004011硅中介板0041110硅穿孔0042111线路重布结构004312A,14A,221,241导电凸块004412B,14B,222,242胶材004514半导体芯片004615焊球004721中介板004821A第一侧004921B第二侧0050210第一导电穿孔0051211第一线。
27、路重布结构005222,32第一半导体组件005322A,22A第一表面005422B第二表面0055220,320第二导电穿孔005623第一封装胶体005724,34第二半导体组件005824A,24A第三表面005924B第四表面说明书CN104051354A5/9页9006025第二封装胶体006126导电组件0062321第二线路重布结构006336线路层006437介电层0065S切割路径。具体实施方式0066以下通过特定的具体实施例依序说明本发明的实施方式，对于本领域技术人员可以由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。0067本说明书所附图式所绘示的结构、比例、大。
28、小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。0068图2A至图2K为本发明的半导体封装件2,2的制法的第一实施例的剖面示意图。0069如图2A所示，提供一中介板21，该中介。
29、板21具有相对的第一侧21A及第二侧21B，且该中介板21中具有连通该第一侧21A而未连通该第二侧21B的第一导电穿孔210。0070于本实施例中，该中介板21为含硅材质的板体，如半导体芯片、晶圆或玻璃等，且该第一导电穿孔210的导电材质为铜材。0071此外，该中介板21的第一侧21A依需求形成电性连接该第一导电穿孔210的第一线路重布结构（REDISTRIBUTIONLAYER,RDL）211。0072如图2B所示，覆晶结合多个第一半导体组件22于该中介板21的第一侧21A上，以令该第一半导体组件22电性连接该中介板21。具体地，该第一半导体组件22设于该第一线路重布结构211上，使该第一半。
30、导体组件22通过多个导电凸块221连接该第一线路重布结构211而电性连接该第一导电穿孔210。因此，可形成作为底胶的胶材222于该第一半导体组件22的第一线路重布结构211与该中介板21的第一侧21A之间，以包覆该些导电凸块221。0073于本实施例中，该第一半导体组件22为具功能的芯片，且该些第一半导体组件22可具有相同功能或不同功能，此外该些导电凸块221为焊球、铜凸块或两者的组合。0074此外，该第一半导体组件22具有相对的第一表面22A与第二表面22B，令该第一半导体组件22的第二表面22B结合于该中介板21的第一侧21A上。0075本发明的制法中，因该中介板21尚未进行薄化，所以堆栈。
31、该些第一半导体组件22时，该中介板21不会发生翘曲。0076如图2C所示，利用模压工艺形成第一封装胶体23于该中介板21的第一侧21A的第一线路重布结构211上，使该第一封装胶体23包覆该第一半导体组件22与胶材222。0077于本实施例中，该第一封装胶体23为散热材，但也可为玻璃材质、底胶材、绝缘材说明书CN104051354A6/9页10等，并无特别限制。0078如图2D所示，移除该第一封装胶体23的部分材质，使该第一半导体组件22的第一表面22A外露于该第一封装胶体23。接着，形成多个第二导电穿孔220于该第一半导体组件22中，使该第一半导体组件22作为另一中介板，且令该第二导电穿孔22。
32、0通过该第一线路重布结构211电性连接该第一导电穿孔210。0079于本实施例中，该第一封装胶体23以研磨方式进行移除工艺，也可采用切割、蚀刻等方式来取代研磨方式。0080此外，该第一半导体组件22的第一表面22A与第一封装胶体23的表面齐平，以提供一平坦度高的置放表面，且可依需求一并移除该第一半导体组件22的第一表面22A的部分材质，以薄化该第一半导体组件22。0081另外，该第二导电穿孔220以激光钻孔工艺及电镀工艺制作，且该第二导电穿孔220的导电材质为铜材。0082本发明的制法中，该第一半导体组件22可依电性需求直接通过该第二导电穿孔220电性连接该第一导电穿孔210，也就是不需通过该。
33、第一线路重布结构211，以缩短电讯传输距离。0083如图2E所示，结合多个第二半导体组件24于该第一半导体组件22与该第一封装胶体23之上。具体地，该第二半导体组件24与第一半导体组件22之间通过多个导电凸块241相连接，以令该第二半导体组件24电性连接该第二导电穿孔220。因此，可形成作为底胶的胶材242于该第一半导体组件22与该第二半导体组件24之间，以包覆该些导电凸块241。其中，该些导电凸块241为焊球、铜凸块或两者的组合。0084于本实施例中，该些第二半导体组件24为相同或不相同的芯片，且该些第二半导体组件24与该第一半导体组件22也可为相同或不相同的芯片。0085此外，第二半导体组。
34、件24以覆晶方式设置并电性连接该第一半导体组件22；于另一实施例中，该第二半导体组件24也可以打线方式设置并电性连接该第一半导体组件22。0086再者，单一个第二半导体组件24可依需求跨接于两个第一半导体组件22，且该第二半导体组件24中也可依需求形成导电穿孔，如图中体积较大的第二半导体组件24。0087另外，该第二半导体组件24具有相对的第三表面24A与第四表面24B，令该第二半导体组件24的第四表面24B设置于该第一半导体组件22的第一表面22A上。0088本发明的制法中，通过于该中介板21上同时研磨多个第一半导体组件22，不仅能大幅降低生产的时间及成本，且该些第一半导体组件22的薄化程度。
35、相同，因而能提供一平坦度高的置放表面，供置放该第二半导体组件24，而使该第二半导体组件24能有效跨接该些第一半导体组件22。0089如图2F所示，利用模压工艺形成第二封装胶体25于该第一半导体组件22与第一封装胶体23上，以令该第二封装胶体25包覆该第二半导体组件24与胶材242。0090如图2G所示，进行整平及薄化工艺，移除该第二封装胶体25的部分材质与该第二半导体组件24的部分材质，使该第二半导体组件24的第三表面24A外露于该第二封装胶体25。0091于本实施例中，该第二封装胶体25以研磨方式进行移除工艺，也可采用切割、蚀刻等方式来取代研磨方式。说明书CN104051354A107/9页。
36、110092此外，该第二半导体组件24的第三表面24A与第二封装胶体25的表面齐平，以提供一平坦度高的置放表面，且可依需求一并移除该第二半导体组件24的第三表面24A的部分材质，以薄化该第二半导体组件24。0093再者，若该第二半导体组件24以打线置晶方式设置，则无需进行整平及薄化工艺，一方面是因该第二半导体组件24于设置时，其厚度已经达到薄化的需求，而另一方面是因考量避免损及打线用的焊线。0094另外，也可于该第二半导体组件24与该第二封装胶体25上方继续堆栈，也就是重复图2E至图2G的工艺，以依需求堆栈更多层的芯片。若无需继续堆栈，则可不需整平及薄化工艺。0095如图2H所示，移除该中介板。
37、21的第二侧21B的部分材质，以令该第一导电穿孔210的端面外露于该中介板21的第二侧21B，而使该第一导电穿孔210连通该第一侧21A与第二侧21B。0096如图2I所示，形成如焊球的导电组件26于该中介板21的第二侧21B的第一导电穿孔210的外露表面上。0097如图2J所示，沿如图2I所示的切割路径S进行切单工艺，使该第一及第二封装胶体23,25的侧面与该中介板21的侧面齐平。0098如图2K所示，结合一封装基板20于该中介板21的第二侧21B的导电组件26上，使该封装基板20通过该些导电组件26电性连接该第一导电穿孔210。0099图3A至图3K为本发明的半导体封装件3,3的制法的第二。
38、实施例的剖面示意图。本实施例与第一实施例的主要差异在于第一半导体组件32的第二导电穿孔320的工艺，其它工艺大致相同，但于相同工艺中也有其它实施例，于此将一并说明。0100如图3A所示，提供一如图2A所示的中介板21。0101如图3B所示，覆晶结合一第一半导体组件32于该中介板21的第一侧21A的第一线路重布结构211上，以令该第一半导体组件32电性连接该第一导电穿孔210，且该第一半导体组件32还具有通过多个导电凸块221电性连接该第一导电穿孔210的第二导电穿孔320，使该第一半导体组件32作为另一中介板。0102如图3C所示，形成第一封装胶体23于该中介板21的第一侧21A的第一线路重布。
39、结构211上，以包覆该第一半导体组件32。0103如图3D所示，移除该第一封装胶体23的部分材质，使该第一半导体组件32及该第二导电穿孔320的端面外露于该第一封装胶体23。接着，于该第一半导体组件32与该第一封装胶体23上依需求形成电性连接该第二导电穿孔320的第二线路重布结构（RDL）321。0104于本实施例中，该第一半导体组件32与该第一封装胶体23的表面齐平，且薄化该第一半导体组件32。0105此外，于另一实施例中，该第二导电穿孔320也可凸出该第一半导体组件32表面，以作为导电凸块，以供电性连接该第二线路重布结构321或后续工艺的第二半导体组件34。0106如图3E所示，覆晶结合一。
40、第二半导体组件34于该第二线路重布结构321上，以令该第二半导体组件34通过多个导电凸块241电性连接该第二线路重布结构321与该第二导电穿孔320。说明书CN104051354A118/9页120107于本实施例中，单一个第二半导体组件34接置于单一个第一半导体组件32，而未跨接于两个第一半导体组件32。0108于另一实施例中，该第二半导体组件34也可以打线置晶方式设置并电性连接该第二导电穿孔320（或该第二线路重布结构321）。0109如图3F所示，形成第二封装胶体25于该第二线路重布结构321上，以包覆该第二半导体组件34。0110如图3G所示，移除该第二封装胶体25的部分材质与该第二半。
41、导体组件34的部分材质，使该第二半导体组件34与该第二封装胶体25的表面齐平，以令该第二半导体组件34外露于该第二封装胶体25，且薄化该第二半导体组件34。0111另外，若该第二半导体组件34以打线置晶方式设置，则无需进行移除工艺或整平工艺，一方面是因该第二半导体组件34于设置时，其厚度已经达到薄化的需求，而另一方面是因考量避免损及打线用的焊线。0112如图3H所示，移除该中介板21的第二侧21B的部分材质，以令该第一导电穿孔210外露于该中介板21的第二侧21B，而使该第一导电穿孔210连通该第一侧21A与第二侧21B。0113如图3I所示，形成至少一线路层36于该中介板21的第二侧21B上。
42、，使该第一导电穿孔210电性连接该线路层36，再形成多个导电组件26于该线路层36上。具体地，于该中介板21的第二侧21B上具有至少一介电层37，使该些线路层36形成于该介电层37上，且该些导电组件26形成于最外层的线路层36上。0114如图3J所示，沿如图3I所示的切割路径S进行切单工艺。0115如图3K所示，结合一封装基板20于该些导电组件26上，使该封装基板20通过该线路层36电性连接该第一导电穿孔210。0116本发明的制法，将该些第一半导体组件22,32与第二半导体组件24,34堆栈于该中介板21上之后再薄化该中介板21，不仅能整合多个异质或同质芯片，且能有效薄化该中介板21而使该中。
43、介板21不会发生翘曲，并能有效降低工艺难度与成本，又能增加产能（因工艺缩短时间）。0117此外，不论堆栈多少层半导体组件，最外层的半导体组件于封装后可选择性地外露于封装胶体，且该最外层的半导体组件的外露表面上可选择性地覆盖散热材质。0118本发明提供一种半导体封装件2,2,3,3，其包括一中介板21、至少一第一半导体组件22,32、第一封装胶体23、至少一第二半导体组件24,34、以及第二封装胶体25。0119所述的中介板21具有相对的第一侧21A及第二侧21B，且该中介板21还具有连通该第一侧21A与该第二侧21B的第一导电穿孔210，此外该中介板21为含硅材质的板体。0120所述的第一半导。
44、体组件22,32结合于该中介板21的第一侧21A上，且该第一半导体组件22,32为具功能的芯片。0121所述的第一封装胶体23形成于该中介板21的第一侧21A上以包覆该第一半导体组件22,32，且该第一半导体组件22,32外露于该第一封装胶体23。0122所述的第二半导体组件24,34设于该第一半导体组件22,32上并电性连接该第一半导体组件22,32。0123所述的第二封装胶体25形成于该第一半导体组件22,32与第一封装胶体23上，说明书CN104051354A129/9页13以包覆该第二半导体组件24,34。0124于一实施例中，该中介板21的第一侧21A具有用以结合该第一半导体组件22。
45、,32的第一线路重布结构211，使该第一半导体组件22,32通过该第一线路重布结构211电性连接该第一导电穿孔210。0125于一实施例中，该第一半导体组件22,32具有电性连接该第一导电穿孔210的第二导电穿孔220,320。0126于一实施例中，该第一半导体组件22,32具有相对的第一表面22A与第二表面22B，令该第一半导体组件22,32的第二表面22B结合于该中介板21的第一侧21A上，且该第一半导体组件22,32的第一表面22A与该第一封装胶体23的表面齐平。0127于一实施例中，该第一半导体组件32具有用以结合并电性连接该第二半导体组件34的第二线路重布结构321。0128于一实施。
46、例中，该第二半导体组件24,34具有相对的第三表面24A与第四表面24B，令该第二半导体组件24,34的第四表面24B结合于该第一半导体组件22,32的第一表面22A上，且该第三表面24A外露于该第二封装胶体25。例如，该第二半导体组件24,34的第三表面24A与该第二封装胶体25的表面齐平。0129于一实施例中，所述的半导体封装件2,3还包括一封装基板20，其结合于该中介板21的第二侧21B上并电性连接该中介板21。0130于一实施例中，所述的半导体封装件3,3还包括至少一线路层36，其设于该中介板21的第二侧21B上并电性连接该第一导电穿孔210。0131综上所述，本发明的半导体封装件及其。
47、制法，主要通过先堆栈多个层半导体组件，再薄化该中介板，不仅能使该半导体封装件的堆栈厚度有效降低，且该中介板不会发生翘曲。0132此外，通过堆栈跨接的技术，能整合多个异质或同质芯片，且能有效降低工艺的成本，并能增加产能。0133上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。说明书CN104051354A131/8页14图1图2A图2B说明书附图CN104051354A142/8页15图2C图2D图2E说明书附图CN104051354A153/8页16图2F图2G图2H说明书附图CN104051354A164/8页17图2I图2J图2K说明书附图CN104051354A175/8页18图3A图3B图3C说明书附图CN104051354A186/8页19图3D图3E图3F说明书附图CN104051354A197/8页20图3G图3H图3I说明书附图CN104051354A208/8页21图3J图3K说明书附图CN104051354A21。