半导体器件及其制造方法.pdf

本发明提供了半导体器件及其制造方法。在制造半导体器件的方法中，分离栅结构形成在衬底的单元区上，衬底包括单元区和逻辑区。逻辑区具有高压区域、超高压区域和低压区域，分离栅结构包括第一栅极绝缘层图案、浮置栅极、隧道绝缘层图案和控制栅极。间隔物层形成在分离栅结构和衬底上。间隔物层被蚀刻以在分离栅结构的侧壁上形成间隔物以及在衬底的超高压区域上形成第二栅极绝缘层图案。栅电极形成在衬底的高压区域、第二栅极绝缘层图案和衬底的低压区域的每个上。

1.  一种制造半导体器件的方法，包括：
在衬底的单元区上形成分离栅结构，所述衬底包括其中形成存储器单元的所述单元区和其中形成逻辑元件的逻辑区，所述逻辑区具有高压区域、超高压区域和低压区域，所述分离栅结构包括第一栅极绝缘层图案、浮置栅极、隧道绝缘层图案和控制栅极；
在所述分离栅结构和所述衬底上形成间隔物层；
蚀刻所述间隔物层以形成间隔物和第二栅极绝缘层图案，所述间隔物形成在所述分离栅结构的侧壁上，所述第二栅极绝缘层图案形成在所述衬底的所述超高压区域上；以及
在所述高压区域、所述第二栅极绝缘层图案和所述低压区域上形成栅电极。

2.  如权利要求1所述的方法，其中在形成所述栅电极之前，所述方法还包括，
在所述高压区域和所述第二栅极绝缘层图案上形成第三栅极绝缘层图案。

3.  如权利要求2所述的方法，其中在形成所述第三栅极绝缘层图案之后，所述方法还包括，
在所述高压区域中的所述第三栅极绝缘层图案、所述超高压区域中的所述第三栅极绝缘层图案以及所述低压区域上形成第四栅极绝缘层图案。

4.  如权利要求1所述的方法，其中形成所述分离栅结构包括：
在所述衬底上顺序地形成第一栅极绝缘层和浮置栅极层;
图案化所述浮置栅极层和所述第一栅极绝缘层以形成顺序地堆叠在所述衬底的所述单元区上的所述第一栅极绝缘层图案和所述浮置栅极；
在所述衬底上顺序地形成隧道绝缘层和控制栅极层以覆盖所述第一栅极绝缘层图案和所述浮置栅极；以及
图案化所述控制栅极层和所述隧道绝缘层。

5.  如权利要求4所述的方法，其中图案化所述浮置栅极层和所述第一栅极绝缘层包括：
在所述浮置栅极层上形成第一掩模，所述浮置栅极层的与所述衬底的所 述单元区交叠的部分通过所述第一掩模暴露；
氧化所述浮置栅极层的暴露部分以形成氧化物层;
在所述第一掩模的侧壁上形成第二掩模以部分地覆盖所述氧化物层;
利用所述第二掩模作为蚀刻掩模来蚀刻所述氧化物层以形成氧化物层图案；
除去所述第一和第二掩模；以及
利用所述氧化物层图案作为蚀刻掩模来蚀刻所述浮置栅极层和所述第一栅极绝缘层。

6.  如权利要求4所述的方法，其中在顺序地形成所述第一栅极绝缘层和所述浮置栅极层之前，所述方法还包括，
在所述超高压区域中的所述衬底的上部处掺入杂质。

7.  如权利要求1所述的方法，其中形成所述栅电极包括：
在所述分离栅结构、所述间隔物、所述第二栅极绝缘层图案和所述衬底上形成栅电极层；以及
图案化所述栅电极层。

8.  如权利要求1所述的方法，其中所述第一栅极绝缘层图案、所述隧道绝缘层图案和所述间隔物层包括硅氧化物，所述浮置栅极、所述控制栅极和所述栅电极包括掺杂的多晶硅。

9.  一种半导体器件，包括：
分离栅结构，在衬底的单元区上，所述衬底包括其中形成存储器单元的所述单元区和其中形成逻辑元件的逻辑区，所述逻辑区具有高压区域、超高压区域和低压区域，所述分离栅结构包括顺序地堆叠的第一栅极绝缘层图案、浮置栅极、隧道绝缘层图案和控制栅极；
间隔物，在所述分离栅结构的侧壁上；
第二栅结构，包括顺序地堆叠在所述衬底的所述高压区域上的第二栅极绝缘层图案结构和栅电极，所述第二栅极绝缘层图案结构具有第一厚度；
第三栅结构，包括顺序地堆叠在所述衬底的所述超高压区域上的第三栅极绝缘层图案结构和所述电极，所述第三栅极绝缘层图案结构具有第二厚度；以及
第四栅结构，包括顺序地堆叠在所述衬底的所述低压区域上的第四栅极绝缘层图案结构和所述栅电极，所述第四栅极绝缘层图案结构具有第三厚 度；
其中所述间隔物包括与所述第三栅极绝缘层图案结构的材料相同的材料；以及
其中所述第二厚度大于所述第一厚度并且所述第一厚度大于所述第三厚度。

10.  如权利要求9所述的半导体器件，其中所述第四栅极绝缘层图案结构包括第四栅极绝缘层图案，所述第二栅极绝缘层图案结构包括顺序地堆叠的第三栅极绝缘层图案和所述第四栅极绝缘层图案，所述第三栅极绝缘层图案结构包括顺序地堆叠的第二栅极绝缘层图案、所述第三栅极绝缘层图案和所述第四栅极绝缘层图案。

11.  如权利要求10所述的半导体器件，其中所述第二、第三和第四栅极绝缘层图案包括硅氧化物。

12.  如权利要求10所述的半导体器件，其中所述间隔物包括与所述第二栅极绝缘层图案的材料相同的材料。

13.  如权利要求12所述的半导体器件，其中所述间隔物和所述第二栅极绝缘层图案包括硅氧化物。

14.  如权利要求12所述的半导体器件，其中所述间隔物和所述第二栅极绝缘层图案包括硅氮化物，所述第三和第四栅极绝缘层图案包括硅氧化物。

15.  如权利要求9所述的半导体器件，其中所述分离栅结构包括一对第一栅结构，每个所述第一栅结构包括所述第一栅极绝缘层图案、所述浮置栅极、所述隧道绝缘层图案和所述控制栅极，其中所述间隔物形成在每个所述第一栅结构的外侧壁上。

16.  一种制造半导体器件的方法，该方法包括：
在衬底的单元区上形成一对第一栅结构，所述衬底包括其中形成存储器单元的所述单元区和其中形成逻辑元件的逻辑区，所述逻辑区具有高压区域、超高压区域和低压区域，每个所述第一栅结构包括第一栅极绝缘层图案、浮置栅极、电介质层图案、控制栅极和硬掩模；
在所述一对第一栅结构和所述衬底上形成间隔物层；
蚀刻所述间隔物层以形成间隔物和第二栅极绝缘层图案，所述间隔物形成在每个所述第一栅结构的侧壁上，所述第二栅极绝缘层图案形成在所述衬底的所述超高压区域上；
在所述一对第一栅结构、所述间隔物、所述第二栅极绝缘层图案和所述衬底上形成隧道绝缘层；
蚀刻所述隧道绝缘层以形成隧道绝缘层图案和第三栅极绝缘层图案，所述隧道绝缘层图案形成在每个所述第一栅结构的内侧壁和所述衬底在所述一对第一栅结构之间的部分上，所述第三栅极绝缘层图案形成在所述衬底的所述高压区域和所述第二栅极绝缘层图案上；
在每个所述第一栅结构的外侧壁上形成字线；以及
在所述第三栅极绝缘层图案上和所述衬底的所述低压区域上形成栅电极。

17.  如权利要求16所述的方法，其中在形成所述字线和所述栅电极之前，所述方法还包括：
在所述第三栅极绝缘层图案上形成第四栅极绝缘层图案。

18.  如权利要求17所述的方法，其中在形成所述第四栅极绝缘层图案之后，所述方法还包括，
在所述隧道绝缘层图案、所述第四栅极绝缘层图案和所述衬底的所述低压区域上形成第五栅极绝缘层图案。

19.  如权利要求16所述的方法，其中在形成所述隧道绝缘层之前，所述方法还包括，
从每个所述第一栅结构的内侧壁去除所述间隔物的部分，
在所述衬底在所述一对第一栅结构之间的上部处形成杂质区域，以及
热氧化所述杂质区域的上部以形成氧化物层。

20.  如权利要求16所述的方法，其中在形成所述一对第一栅结构之前，所述方法还包括，
在所述超高压区域中的所述衬底的上部处掺入杂质。

21.  一种半导体器件，包括：
分离栅结构，在衬底的单元区上，所述衬底包括所述单元区和逻辑区，所述分离栅结构包括顺序地堆叠的第一栅极绝缘层图案、浮置栅极和控制栅极；
间隔物，在所述分离栅结构的侧壁上；
第二栅结构，包括顺序地堆叠在所述逻辑区的高压部分上的第二栅极绝缘层图案结构和栅电极；
第三栅结构，包括顺序地堆叠在所述逻辑区的超高压部分上的第三栅极绝缘层图案结构和所述栅电极，所述第三绝缘层图案结构由与所述间隔物相同的材料形成；以及
第四栅结构，包括顺序地堆叠在所述逻辑区的低压部分上的第四栅极绝缘层图案结构和所述栅电极。

22.  如权利要求21所述的半导体器件，其中所述第二栅极绝缘层图案结构、所述第三绝缘层图案结构和所述第四绝缘层图案结构的厚度不同。

23.  如权利要求22所述的半导体器件，其中所述第二栅极绝缘层图案结构具有第一厚度，所述第三栅极绝缘层图案结构具有第二厚度，所述第四栅极绝缘层图案结构具有第三厚度，其中所述第二厚度大于所述第一厚度并且所述第一厚度大于所述第三厚度。

24.  如权利要求21所述的半导体器件，其中，
所述第四栅极绝缘层图案结构包括第四栅极绝缘层图案，
所述第二栅极绝缘层图案结构包括顺序地堆叠的第三栅极绝缘层图案和所述第四栅极绝缘层图案，以及
所述第三栅极绝缘层图案结构包括顺序地堆叠的第二栅极绝缘层图案、所述第三栅极绝缘层图案和所述第四栅极绝缘层图案。

25.  如权利要求21所述的半导体器件，其中所述分离栅结构包括一对第一栅结构，每个所述第一栅结构包括顺序地堆叠的所述第一栅极绝缘层图案、所述浮置栅极、电介质层图案、所述控制栅极和硬掩模，其中所述间隔物形成在每个所述第一栅结构的外侧壁上。

26.  一种制造半导体器件的方法，该方法包括：
在衬底的单元区上形成分离栅结构，所述衬底包括所述单元区和逻辑区，所述分离栅结构包括顺序地堆叠的第一栅极绝缘层图案、浮置栅极和控制栅极；
同时形成间隔物和第二栅极绝缘层图案，所述间隔物形成在所述分离栅结构的侧壁上，所述第二栅极绝缘层图案形成在所述逻辑区的超高压部分上；以及
在所述逻辑区的高压部分、所述第二栅极绝缘层图案和所述逻辑区的低压部分上形成栅电极。

27.  如权利要求26所述的方法，还包括：
在所述逻辑区的所述高压部分上以及在所述逻辑区的所述超高压部分上的所述第二栅极绝缘层图案上形成第三栅极绝缘层图案。

28.  如权利要求27所述的方法，还包括：
在所述逻辑区的所述高压部分上的所述第三栅极绝缘层图案上、在所述逻辑区的所述超高压部分上的所述第三栅极绝缘层图案上以及在所述逻辑区的所述低压部分上形成第四栅极绝缘层图案。

29.  如权利要求26所述的方法，其中形成所述分离栅结构包括：
在所述衬底的所述单元区上形成一对第一栅结构，每个所述第一栅结构包括所述第一栅极绝缘层图案、所述浮置栅极、电介质层图案、所述控制栅极和硬掩模。

30.  如权利要求26所述的方法，其中同时形成所述间隔物层和所述第二栅极绝缘层图案包括：
在所述分离栅结构和所述衬底上形成间隔物层；以及
同时蚀刻所述间隔物层以形成所述间隔物和所述第二栅极绝缘层图案。

半导体器件及其制造方法
技术领域
示例实施方式涉及半导体器件和/或其制造方法。更具体地，示例实施方式涉及具有单元区和逻辑区两者的闪速存储器器件和/或其制造方法。
背景技术
在闪速存储器器件中，已经开发了形成单元元件和逻辑元件两者的方法。下一代触摸IC产品可以不仅由逻辑区中的高压（HV）元件的电压驱动，因此在逻辑区中还需要超高压（UHV）元件。UHV元件使用具有大厚度的栅极绝缘层，这对于UHV元件的特性会是重要的。因此，对制造闪速存储器器件的方法存在需求，其中UHV元件的栅极绝缘层可以形成为相对于形成单元元件具有大厚度。
发明内容
至少一个示例实施方式提供制造具有单元区和逻辑区两者的闪速存储器器件的方法。
至少一个示例实施方式提供具有单元区和逻辑区两者的闪速存储器器件。
根据至少一个示例实施方式，提供一种制造半导体器件的方法。在该方法中，分离栅结构形成在衬底的单元区上，衬底包括其中形成存储器单元的单元区和其中形成逻辑元件的逻辑区。逻辑区具有高压区域、超高压区域和低压区域，分离栅结构包括第一栅极绝缘层图案、浮置栅极、隧道绝缘层图案和控制栅极。间隔物层形成在分离栅结构和衬底上。间隔物层被蚀刻以在分离栅结构的侧壁上形成间隔物和在衬底的超高压区域上形成第二栅极绝缘层图案。栅电极形成在衬底的高压区域、第二栅极绝缘层图案和衬底的低压区域的每个上。
在至少一个示例实施方式中，在形成栅电极之前，第三栅极绝缘层图案还可以形成在衬底的高压区域和第二栅极绝缘层图案的每个上。
在至少一个示例实施方式中，在形成第三栅极绝缘层图案以后，第四栅极绝缘层图案还可以形成在高压区域中的第三栅极绝缘层图案、超高压区域中的第三栅极绝缘层图案和衬底的低压区域的每个上。
在至少一个示例实施方式中，当形成分离栅结构时，第一栅极绝缘层和浮置栅极层可以顺序地形成在衬底上。浮置栅极层和第一栅极绝缘层可以被图案化以形成顺序地堆叠在衬底的单元区上的第一栅极绝缘层图案和浮置栅极。隧道绝缘层和控制栅极层可以顺序地形成在衬底上以覆盖第一栅极绝缘层图案和浮置栅极。控制栅极层和隧道绝缘层可以被图案化。
在至少一个示例实施方式中，当浮置栅极层和第一栅极绝缘层被图案化时，第一掩模可以形成为暴露浮置栅极层的与衬底的单元区交叠的部分。浮置栅极层的暴露部分可以被氧化以形成氧化物层。第二掩模可以形成在第一掩模的侧壁上以部分地覆盖氧化物层。氧化物层可以利用第二掩模作为蚀刻掩模而被蚀刻以形成氧化物层图案。第一和第二掩模可以被除去。浮置栅极层和第一栅极绝缘层可以利用氧化物层图案作为蚀刻掩模而被蚀刻。
在至少一个示例实施方式中，在形成第一栅极绝缘层和浮置栅极层之前，杂质可以掺杂在超高压区域中的衬底的上部处。
在至少一个示例实施方式中，当形成栅电极时，栅电极层可以形成在分离栅结构、间隔物、第二栅极绝缘层图案和衬底上。栅电极层可以被图案化。
在至少一个示例实施方式中，第一栅极绝缘层图案、隧道绝缘层图案和间隔物层可以形成为包括硅氧化物，浮置栅极、控制栅极和栅电极可以形成为包括掺杂的多晶硅。
根据至少一个示例实施方式，提供一种半导体器件。该半导体器件包括分离栅结构、间隔物、第二栅结构、第三栅结构和第四栅结构。分离栅结构形成在衬底的单元区上，衬底包括其中形成存储器单元的单元区和其中形成逻辑元件的逻辑区。逻辑区具有高压区域、超高压区域和低压区域。分离栅结构包括顺序地堆叠的第一栅极绝缘层图案、浮置栅极、隧道绝缘层图案和控制栅极。间隔物形成在分离栅结构的侧壁上。第二栅结构包括顺序地堆叠在衬底的高压区域上的具有第一厚度的第二栅极绝缘层图案结构和栅电极。第三栅结构包括顺序地堆叠在衬底的超高压区域上的具有第二厚度的第三栅极绝缘层图案结构和栅电极。第四栅结构包括顺序地堆叠在衬底的低压区域上的具有第三厚度的第四栅极绝缘层图案结构和栅电极。间隔物包括与第 三栅极绝缘层图案结构的材料基本上相同的材料。第二厚度大于第一厚度并且第一厚度大于第三厚度。
在至少一个示例实施方式中，第四栅极绝缘层图案结构可以包括第四栅极绝缘层图案，第二栅极绝缘层图案结构可以包括顺序地堆叠的第三栅极绝缘层图案和第四栅极绝缘层图案，第三栅极绝缘层图案结构可以包括顺序地堆叠的第二栅极绝缘层图案、第三栅极绝缘层图案和第四栅极绝缘层图案。
在至少一个示例实施方式中，第二、第三和第四栅极绝缘层图案可以包括硅氧化物。
在至少一个示例实施方式中，间隔物可以包括与第二栅极绝缘层图案的材料基本上相同的材料。
在至少一个示例实施方式中，间隔物和第二栅极绝缘层图案可以包括硅氧化物。
在至少一个示例实施方式，间隔物和第二栅极绝缘层图案可以包括硅氮化物，第三和第四栅极绝缘层图案可以包括硅氧化物。
在至少一个示例实施方式中，分离栅结构可以包括一对第一栅结构，其每个包括第一栅极绝缘层图案、浮置栅极、隧道绝缘层图案和控制栅极。间隔物可以形成在每个第一栅结构的外侧壁上。
根据至少一个示例实施方式，提供一种制造半导体器件的方法。在该方法中，一对第一栅结构形成在衬底的单元区上，衬底包括其中形成存储器单元的单元区和其中形成逻辑元件的逻辑区。逻辑区具有高压区域、超高压区域和低压区域。每个第一栅结构包括第一栅极绝缘层图案、浮置栅极、电介质层图案、控制栅极和硬掩模。间隔物层形成在一对第一栅结构和衬底上。间隔物层被蚀刻以在每个第一栅结构的侧壁上形成间隔物并且在衬底的超高压区域上形成第二栅极绝缘层图案。隧道绝缘层形成在一对第一栅结构、间隔物、第二栅极绝缘层图案和衬底上。隧道绝缘层被蚀刻以形成隧道绝缘层图案和第三栅极绝缘层图案。隧道绝缘层图案形成在每个第一栅结构的内侧壁和衬底在一对第一栅结构之间的部分上，第三栅极绝缘层图案形成在衬底的高压区域和第二栅极绝缘层图案的每个上。字线形成在每个第一栅结构的外侧壁上，栅电极形成在第三栅极绝缘层图案和衬底的低压区域的每个上。
在至少一个示例实施方式中，当形成字线和栅电极时，擦除栅极形成在 一对第一栅结构之间。
在至少一个示例实施方式中，在形成字线和栅电极之前，第四栅极绝缘层图案还可以形成在每个第三栅极绝缘层图案上。
在至少一个示例实施方式，在形成第四栅极绝缘层图案之后，第五栅极绝缘层图案还可以形成在隧道绝缘层图案、第四栅极绝缘层图案和衬底的低压区域的每个上。
在至少一个示例实施方式中，在形成隧道绝缘层之前，间隔物在每个第一栅结构的内侧壁上的部分可以被除去。杂质区域可以形成在衬底在一对第一栅结构之间的上部处。杂质区域的上部可以被热氧化以形成氧化物层。
在至少一个示例实施方式中，在形成一对第一栅结构之前，杂质可以被掺杂在超高压区域中的衬底的上部处。
根据至少一个示例实施方式，提供一种半导体器件。该半导体器件包括分离栅结构、第二栅结构、第三栅结构和第四栅结构。分离栅结构包括一对第一栅结构、隧道绝缘层图案、间隔物、字线和擦除栅极。一对第一栅结构形成在衬底的单元区上，衬底包括其中形成存储器单元的单元区和其中形成逻辑元件的逻辑区。逻辑区具有高压区域、超高压区域和低压区域。每个第一栅结构包括顺序地堆叠的第一栅极绝缘层图案、浮置栅极、电介质层图案、控制栅极和硬掩模。隧道绝缘层图案形成在每个第一栅结构的内侧壁和衬底在一对第一栅结构之间的部分上。字线接触间隔物。擦除栅极形成在一对第一栅结构之间的隧道绝缘层图案上。第二栅结构包括顺序地堆叠在衬底的高压区域上的具有第一厚度的第二栅极绝缘层图案结构和栅电极。第三栅结构包括顺序地堆叠在衬底的超高压区域上的具有第二厚度的第三栅极绝缘层图案结构和栅电极。第四栅结构包括顺序地堆叠在衬底的低压区域上的具有第三厚度的第四栅极绝缘层图案结构和栅电极。间隔物包括与第三栅极绝缘层图案结构的材料基本上相同的材料。第二厚度大于第一厚度并且第一厚度大于第三厚度。
在至少一个示例实施方式中，第四栅极绝缘层图案结构可以包括第五栅极绝缘层图案，第二栅极绝缘层图案结构可以包括顺序地堆叠的第三栅极绝缘层图案、第四栅极绝缘层图案和第五栅极绝缘层图案，第三栅极绝缘层图案结构可以包括顺序地堆叠的第二栅极绝缘层图案、第三栅极绝缘层图案、第四栅极绝缘层图案和第五栅极绝缘层图案。
在至少一个示例实施方式中，间隔物可以包括与第二栅极绝缘层图案的材料基本上相同的材料，隧道绝缘层图案可以包括与第四栅极绝缘层图案的材料基本上相同的材料。
在至少一个示例实施方式中，杂质区域可以形成在衬底在一对第一栅结构之间的上部处，半导体器件还可以包括在杂质区域和隧道绝缘层图案之间的氧化物层。
根据至少一个示例实施方式，在一种制造半导体器件的方法中，该半导体器件包括其中形成分离栅结构的单元区以及具有高压区域、超高压区域和低压区域的逻辑区，形成在高压区域、超高压区域和低压区域中的栅极绝缘层图案结构可以具有彼此不同的组成，并且可以容易地形成为根据施加到其的电压而具有所需厚度。
根据至少一个示例实施方式，提供一种半导体器件，该半导体器件包括：分离栅结构，在衬底的单元区上，衬底包括单元区和逻辑区，分离栅结构包括顺序地堆叠的第一栅极绝缘层图案、浮置栅极和控制栅极；间隔物，在分离栅结构的侧壁上；第二栅结构，包括顺序地堆叠在逻辑区的高压部分上的第二栅极绝缘层图案结构和栅电极；第三栅结构，包括顺序地堆叠在逻辑区的超高压部分上的第三栅极绝缘层图案结构和栅电极，第三绝缘层图案结构由与间隔物相同的材料形成；以及第四栅结构，包括顺序地堆叠在逻辑区的低压部分上的第四栅极绝缘层图案结构和栅电极。
第二栅极绝缘层图案结构、第三绝缘层图案结构和第四绝缘层图案结构的厚度可以不同。第二栅极绝缘层图案结构可以具有第一厚度，第三栅极绝缘层图案结构可以具有第二厚度，第四栅极绝缘层图案结构可以具有第三厚度。第二厚度可以大于第一厚度并且第一厚度可以大于第三厚度。
第四栅极绝缘层图案结构可以包括第四栅极绝缘层图案，第二栅极绝缘层图案结构可以包括顺序地堆叠的第三栅极绝缘层图案和第四栅极绝缘层图案，第三栅极绝缘层图案结构可以包括顺序地堆叠的第二栅极绝缘层图案、第三栅极绝缘层图案和第四栅极绝缘层图案。
分离栅结构可以包括一对第一栅结构。每个第一栅结构可以包括顺序地堆叠的第一栅极绝缘层图案、浮置栅极、电介质层图案、控制栅极和硬掩模。间隔物可以形成在每个第一栅结构的外侧壁上。
根据至少一个示例实施方式，提供一种制造半导体器件的方法，该方法 包括：在衬底的单元区上形成分离栅结构，衬底包括单元区和逻辑区，分离栅结构包括顺序地堆叠的第一栅极绝缘层图案、浮置栅极和控制栅极；同时形成间隔物和第二栅极绝缘层图案，间隔物形成在分离栅结构的侧壁上，第二栅极绝缘层图案形成在逻辑区的超高压部分上；以及在逻辑区的高压部分、第二栅极绝缘层图案和逻辑区的低压部分上形成栅电极。
该方法还可以包括：在逻辑区的高压部分上以及在逻辑区的超高压部分中的第二栅极绝缘层图案上形成第三栅极绝缘层图案。
该方法还可以包括：在逻辑区的高压部分中的第三栅极绝缘层图案上、逻辑区的超高压部分中的第三栅极绝缘层图案以及在逻辑区的低压部分上形成第四栅极绝缘层图案。
形成分离栅结构可以包括：在衬底的单元区上形成一对第一栅结构，每个第一栅结构包括第一栅极绝缘层图案、浮置栅极、电介质层图案、控制栅极和硬掩模。
同时形成间隔物层和第二栅极绝缘层图案可以包括：在分离栅结构和衬底上形成间隔物层；以及同时蚀刻间隔物层以形成间隔物和第二栅极绝缘层图案。
通过在单元区中的分离栅结构的侧壁上形成间隔物的工艺，超高压区域中的栅极绝缘层图案结构可以形成为具有足够厚的厚度。
附图说明
从以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1至图32示出这里描述的非限制性示例实施方式。
图1是示出根据至少一个示例实施方式的半导体器件的截面图；
图2至图15是示出根据至少一个示例实施方式的制造半导体器件的方法的阶段的截面图；
图16是示出根据至少一个示例实施方式的半导体器件的截面图；
图17是示出根据至少一个示例实施方式的半导体器件的截面图；
图18是示出图17的半导体器件的俯视图；
图19至图31是示出根据至少一个示例实施方式的制造半导体器件的方法的阶段的截面图；以及
图32是示出根据至少一个示例实施方式的半导体器件的截面图。
具体实施方式
在下文将参照附图更充分地描述各个示例实施方式，附图中示出一些示例实施方式。然而，本发明构思可以以多种不同的形式实施，而不应被解释为限于这里所述的示例实施方式。而是，提供这些示例实施方式使得本说明书将透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。附图中，为清晰，层和区域的尺寸和相对尺寸可以被夸大。
将理解，当称一个元件或层在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或耦接到另一元件或层，或者还可以存在插入的元件或层。相反，当称一个元件“直接在”另一元件或层上、“直接连接到”或“直接耦接到”另一元件或层时，不存在插入元件或层。相同的附图标记始终指代相同的元件。如这里所用的，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
将理解，虽然这里可以使用术语第一、第二、第三、第四等描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不背离本发明构思的教导。
为便于描述此处可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个（些）元件或特征之间的关系。将理解，空间关系术语是用来概括除附图所示取向之外器件在使用或操作中的不同取向的。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示例性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向（旋转90度或在其他取向），这里所用的空间相对性描述符做相应解释。
这里所用的术语仅是为了描述特定实施方式的目的，并非要限制本发明构思。如这里所用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。将进一步理解的，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、操作、元件和/或组 件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
这里参照截面图描述了示例实施方式，这些图为理想化示例实施方式（和中间结构）的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的注入区将通常具有圆化或弯曲的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以导致在埋入区与通过其发生注入的表面之间的区域中的某些注入。因此，附图所示的区域在本质上是示意性的，它们的形状并非要示出器件区域的真实形状，也并非要限制本发明构思的范围。
除非另行定义，这里使用的所有术语（包括技术术语和科学术语）都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。将进一步理解的是，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。
图1是示出根据至少一个示例实施方式的半导体器件的截面图。
参照图1，半导体器件可以包括分离栅结构、第二间隔物184以及第二、第三和第四栅结构244、246和248。半导体器件还可以包括第一、第二、第三、第四和第五杂质区域101、103、105、107和109。
衬底100可以是包括半导体材料（例如硅、锗等）的半导体衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底等。衬底100可以包括第一、第二、第三和第四区域I、II、III和IV。在至少一个示例实施方式中，第一区域I可以是其中形成存储器单元的单元区，第二至第四区域II、III和IV可以是其中形成逻辑元件的逻辑区。具体地，第二区域II可以是高压区域，第三区域III可以是超高压区域，第四区域IV可以是低压区域。小于约5V的电压可以施加到低压区域，在约5至约15V的范围内的电压可以施加到高压区域，大于约15V的电压可以施加到超高压区域。
隔离层110可以形成在衬底100上，因此衬底100可以分成有源区和场区。在用作超高压区域的第三区域III中的隔离层110可以具有比分别用作单元区、高压区域和低压区域的第一、第二和第四区域I、II和IV中的隔离 层110更宽的宽度或更厚的厚度。
第一、第二、第三和第四阱102、104、106和108可以分别形成在第一、第二、第三和第四区域I、II、III和IV中的衬底100处。第一至第四阱102、104、106和108可以掺杂有n型杂质或p型杂质。在图1中，第一至第四区域I、II、III和IV分别具有第一至第四阱102、104、106和108。备选地，第一至第四区域I、II、III和IV的每个可以具有两个阱（未示出），所述两个阱掺杂有具有彼此不同的导电类型的杂质。也就是说，第一至第四区域I、II、III和IV的每个可以包括具有掺杂有p型杂质的阱的负沟道金属氧化物半导体（NMOS）区域和具有掺杂有n型杂质的阱的正沟道金属氧化物半导体（PMOS）区域。
在至少一个示例实施方式中，分离栅结构可以包括一对第一栅结构232，每个第一栅结构232可以包括顺序地堆叠在第一区域I中的衬底100上的第一栅极绝缘层图案125、浮置栅极135、隧道绝缘层图案165和控制栅极170。每个第一栅极结构232还可以包括在浮置栅极135和隧道绝缘层图案165之间的氧化物层图案137。
第一栅极绝缘层图案125可以形成在第一区域I中的衬底100上，并可以包括例如硅氧化物。
浮置栅极135可以形成在第一栅极绝缘层图案125上，并可以包括例如掺杂的多晶硅或金属。
氧化物层图案137可以形成在浮置栅极135上。在示例实施方式中，一对氧化物层图案137中的一个氧化物层图案137面对该对氧化物层图案137中的另一个的第一表面可以具有大于该对氧化物层图案137中的该个氧化物层图案137与其第一表面相反的第二表面的垂直长度。氧化物层图案137可以包括例如硅氧化物。
在至少一个示例实施方式中，隧道绝缘层图案165可以共形地形成在第一栅极绝缘层图案125的侧壁、浮置栅极135的侧壁、氧化物层图案137和第一区域I中的衬底100的部分上。因此，隧道绝缘层图案165的下部可以具有像“L”一样的形状。隧道绝缘层图案165可以包括例如硅氧化物。
控制栅极170可以形成在隧道绝缘层图案165上。由于隧道绝缘层图案165的下部可以具有像“L”一样的形状，所以控制栅极170的下部也可以具有像“L”一样的形状。控制栅极170可以包括例如掺杂的多晶硅或金属。
在至少一个示例实施方式中，每个第一栅结构232可以在基本上平行于衬底100的上表面的第二方向上延伸，第一栅结构232可以在基本上平行于衬底100的上表面且基本上垂直于第二方向的第一方向上彼此间隔开。
第二间隔物184可以形成在每个第一栅结构232的侧壁上。当一对第一栅结构232中的一个第一栅结构232面对该对第一栅结构232中的另一个的第一侧壁被定义为内侧壁并且该对第一栅结构232中的该个第一栅结构232与其第一侧壁相反的第二侧壁被定义为外侧壁时，第二间隔物184可以形成在每个第一栅结构232的外侧壁上。在至少一个示例实施方式中，第二间隔物184可以形成在控制栅极170的外侧壁上以及进一步在隧道绝缘层图案165的外侧壁上。第二间隔物184可以包括例如硅氧化物或硅氮化物。
第一和第二杂质区域101和103可以邻近于分离栅结构形成在第一区域I中的衬底100的上部。具体地，第一杂质区域101可以形成在衬底100的在第一栅结构232之间的上部处，第二杂质区域103可以邻近于每个第一栅结构232的外侧壁形成在衬底100的上部处。第一和第二杂质区域101和103可以包括具有不同于第一阱102的导电类型的杂质。也就是说，在NMOS区域中，第一和第二杂质区域101和103可以包括n型杂质，在PMOS区域中，第一和第二杂质区域101和103可以包括p型杂质。
分离栅结构以及第一和第二杂质区域101和103可以形成晶体管。例如，第一杂质区域101可以用作晶体管的源极区，第二杂质区域103可以用作晶体管的漏极区。
第二栅结构244可以包括顺序地堆叠在第二区域II中的衬底100上的具有第一厚度的第二栅极绝缘层图案结构和栅电极234。在至少一个示例实施方式中，第二栅极绝缘层图案结构可以包括顺序地堆叠在第二区域II中的衬底100上的第三栅极绝缘层图案194和第四栅极绝缘层图案224。例如，第三和第四栅极绝缘层图案194和224可以包括硅氧化物。
第三杂质区域105可以邻近于第二栅结构244形成在第二区域II中的衬底100的上部。第三杂质区域105可以包括具有不同于第二阱104的导电类型的杂质。也就是说，在NMOS区域中，第三杂质区域105可以包括n型杂质；在PMOS区域中，第三杂质区域105可以包括p型杂质。
第三栅结构246可以包括顺序地堆叠在第三区域III中的衬底100上的具有第二厚度的第三栅极绝缘层图案结构和栅电极236。第二厚度可以大于 第一厚度。在至少一个示例实施方式中，第三栅极绝缘层图案结构可以包括顺序地堆叠在第三区域III中的衬底100上的第二栅极绝缘层图案186、第三栅极绝缘层图案196和第四栅极绝缘层图案226。在至少一个示例实施方式中，第二栅极绝缘层图案186可以包括与第二间隔物184基本上相同的材料，例如硅氧化物或硅氮化物。例如，第三和第四栅极绝缘层图案196和226可以包括硅氧化物。
第四杂质区域107可以邻近于第三栅结构246形成在第三区域III中的衬底100的上部。第四杂质区域107可以包括具有不同于第三阱106的导电类型的杂质。也就是说，在NMOS区域中，第四杂质区域107可以包括n型杂质，在PMOS区域中，第四杂质区域107可以包括p型杂质。
第四栅结构248可以包括顺序地堆叠在第四区域IV中的衬底100上的具有第三厚度的第四栅极绝缘层图案结构和栅电极238。第三厚度可以小于第一厚度。在至少一个示例实施方式中，第四栅极绝缘层图案结构可以包括在第四区域IV中的衬底100上的第四栅极绝缘层图案228。例如，第四栅极绝缘层图案228可以包括硅氧化物。
第五杂质区域109可以邻近于第四栅结构248形成在第四区域IV中的衬底100的上部。第五杂质区域109可以包括具有不同于第四阱108的导电类型的杂质。也就是说，在NMOS区域中，第五杂质区域109可以包括n型杂质，在PMOS区域中，第五杂质区域109可以包括p型杂质。
在根据至少一个示例实施方式的半导体器件中，分别被施加高压、超高压和低压的第二、第三和第四区域II、III和IV中的第二、第三和第四栅结构244、246和248可以包括具有彼此不同的组成的栅极绝缘层图案结构。也就是说，第二栅结构244可以包括第三和第四栅极绝缘层图案194和224，第三栅结构246可以包括第二、第三和第四栅极绝缘层图案186、196和226，第四栅结构248可以包括第四栅极绝缘层图案228。因此，第二、第三和第四区域II、III和IV中的第二、第三和第四栅结构244、246和248的每个分别可以具有根据施加到每个区域的电压而具有所需厚度的栅极绝缘层图案结构。
在本实施方式中，第四、第二和第三栅结构248、244和246可以分别包括具有单层、双层和三层结构的第四、第二和第三栅极绝缘层图案结构，然而，可以不限于此。也就是说，第四、第二和第三栅极绝缘层图案结构可 以分别具有比一层、两层和三层更多的层，只要第四、第二和第三栅极绝缘层图案结构可以具有按此顺序增加的层从而具有按此顺序增大的厚度。
在图1中，仅示出包括一对第一栅结构232的一个分离栅结构，然而多个分离栅结构可以形成在第一方向上。
图2至图15是示出根据至少一个示例实施方式的制造半导体器件的方法的阶段的截面图。此方法可以被用于制造图1的半导体器件，然而，可以不限于此。
参照图2，隔离层110可以形成在衬底100上，第一、第二、第三和第四阱102、104、106和108可以分别形成在衬底100的第一、第二、第三和第四区域I、II、III和IV处。
在至少一个示例实施方式中，隔离层110可以通过浅沟槽隔离（STI）工艺形成。隔离层110可以形成为在用作超高压区域的第三区域III中比在分别用作单元区、高压区域和低压区域的第一、第二和第四区域I、II和IV中具有更宽的宽度或更厚的厚度。
在至少一个示例实施方式中，第一至第四阱102、104、106和108可以通过注入杂质到衬底100上而形成。因此，第一至第四阱102、104、106和108可以掺杂有n型杂质或p型杂质。在图2中，第一至第四区域I、II、III和IV分别具有第一至第四阱102、104、106和108，然而，第一至第四区域I、II、III和IV的每个可以具有两个阱（未示出），所述两个阱掺杂有具有彼此不同的导电类型的杂质。
备选地，第一至第四阱102、104、106和108可以在形成隔离层110之前形成。
杂质可以利用第一光致抗蚀剂图案（未示出）作为离子注入掩模而被注入到第三区域III中的衬底100的上部中以形成第四杂质区域107。因此，在栅电极236（参照图15）形成在超高压区域中之前（例如，在形成第一栅极绝缘层120和浮置栅极层130之前），第四杂质区域107可以形成在超高压区域中，使得杂质不会由于注入工艺而穿透栅电极236。
参照图3，第一栅极绝缘层120、浮置栅极层130和第一掩模140可以顺序地形成在其上具有隔离层110的衬底100上。
在至少一个示例实施方式中，第一栅极绝缘层120可以通过化学气相沉积（CVD）工艺、原子层沉积（ALD）工艺、物理气相沉积（PVD）工艺等 形成为包括例如硅氧化物。备选地，第一栅极绝缘层120可以通过热氧化工艺形成在衬底100的上部上。
浮置栅极层130可以通过CVD工艺、ALD工艺、PVD工艺等形成为包括掺杂的多晶硅或金属。
第一掩模140可以通过CVD工艺、ALD工艺、PVD工艺等形成为包括例如硅氮化物。第一掩模140可以形成为具有暴露浮置栅极层130在第一区域I中的部分的第一开口145。在至少一个示例实施方式中，第一开口145可以形成为在基本上平行于衬底100的上表面的第二方向上延伸。
参照图4，浮置栅极层130被第一开口145暴露的部分可以被氧化以形成氧化物层133。氧化物层133可以根据第一开口145的形状而在第二方向上延伸。
在至少一个示例实施方式中，氧化物层133可以通过热氧化工艺而形成在浮置栅极层130的暴露部分上。备选地，氧化物层133可以通过利用氧和氢的湿氧化工艺而形成。在示例实施方式中，氧化物层133可以形成为具有凸起形状。
参照图5，第二掩模150可以形成在第一开口145中的第一掩模140的侧壁上以部分地覆盖氧化物层133。
在至少一个示例实施方式中，第二掩模层可以形成为覆盖氧化物层133和第一掩模140，并被各向异性地蚀刻以在第一掩模140的侧壁上形成覆盖氧化物层133的边缘部分的第二掩模150。因此，第二掩模150可以形成为在第一掩模140的每个侧壁上在第二方向上延伸。第二掩模层可以形成为包括例如硅氮化物。
参照图6，氧化物层133可以利用第一和第二掩模140和150作为蚀刻掩模而被蚀刻以在浮置栅极层130上形成氧化物层图案137。在至少一个示例实施方式中，可以形成在基本上平行于衬底100的上表面且基本上垂直于第二方向的第一方向上彼此间隔开的一对氧化物层图案137，氧化物层图案137的彼此面对的内侧壁可以具有大于氧化物层图案137的与内侧壁相反的外侧壁的垂直长度。
在除去第一和第二掩模140和150之后，浮置栅极层130和第一栅极绝缘层120可以利用氧化物层图案137作为蚀刻掩模而被蚀刻以形成顺序地堆叠在第一区域I中的衬底100上的第一栅极绝缘层图案125和浮置栅极135。 具体地，可以形成通过暴露衬底100的上表面的第二开口155而彼此间隔开的一对第一栅极绝缘层图案125以及也通过第二开口155彼此间隔开的一对浮置栅极135。
参照图7，隧道绝缘层160可以形成在一对第一栅极绝缘层图案125、一对浮置栅极135、一对氧化物层图案137、衬底100以及隔离层110上。
在至少一个示例实施方式中，隧道绝缘层160可以形成为包括例如硅氧化物。
参照图8，控制栅极层可以形成在隧道绝缘层160上，控制栅极层和隧道绝缘层160可以通过光刻工艺而被蚀刻以形成顺序地堆叠在第一区域I中的衬底100上的隧道绝缘层图案165和控制栅极170。例如，控制栅极层可以形成为包括例如掺杂的多晶硅或金属。
因此，在第一区域I中，可以形成第一栅极结构232，第一栅极结构232包括顺序地堆叠在衬底100上的第一栅极绝缘层图案125、浮置栅极135和氧化物层图案137以及顺序地堆叠并覆盖氧化物层图案137、浮置栅极135、第一栅极绝缘层图案125和衬底100的隧道绝缘层图案165和控制栅极170。在至少一个示例实施方式中，可以形成在第一方向上彼此间隔开的一对第一栅结构232以定义分离栅结构。在至少一个示例实施方式中，每个第一栅结构232可以在第二方向上延伸。
参照图9，间隔物层180可以形成在分离栅结构、衬底100和隔离层110上。
间隔物层180可以形成为包括例如硅氧化物或硅氮化物。间隔物层180可以形成为具有比第三和第四栅极绝缘层190和220（参照图11和图13）更厚的厚度。
参照图10，第二光致抗蚀剂图案（未示出）可以形成为覆盖间隔物层180在第三区域III中的部分，间隔物层180可以利用第二光致抗蚀剂图案作为蚀刻掩模而被各向异性地蚀刻以分别在分离栅结构的侧壁上形成第一和第二间隔物182和184以及在第三区域III中的衬底100上形成第二栅极绝缘层图案186。
也就是说，第一间隔物182可以形成在分离栅结构的内侧壁上，第二间隔物184可以形成在分离栅结构的外侧壁上，第二栅极绝缘层图案186可以形成在第三区域III中的衬底100上。
在至少一个示例实施方式中，间隔物层180可以通过干蚀刻工艺而被蚀刻。如果通过湿蚀刻工艺蚀刻厚间隔物层180，则蚀刻溶液可能渗入到下面的隔离层110中，使得间隔物层180不能被均一地蚀刻。然而，根据至少一个示例实施方式，间隔物层180可以被干蚀刻从而被均一地蚀刻，即使隔离层110可能被过蚀刻。
参照图11，第三栅极绝缘层190可以形成在分离栅结构、间隔物182和184、第二栅极绝缘层图案186、衬底100和隔离层110上，第三光致抗蚀剂层200可以形成在第三栅极绝缘层190上。第一间隔物182和第三栅极绝缘层190可以利用第三光致抗蚀剂层200作为蚀刻掩模而被蚀刻以形成暴露第一区域I中的衬底100的部分的第三开口205。
第三栅极绝缘层190可以形成为包括例如硅氧化物。因此，当第二栅极绝缘层图案186包括硅氧化物时，第三栅极绝缘层190和第二栅极绝缘层图案186可以合并成一层。
第三光致抗蚀剂层200可以暴露第三栅极绝缘层190的部分，第三栅极绝缘层190的该部分与衬底100在一对第一栅结构232和第一间隔物182之间的部分相对应，第三栅极绝缘层190的暴露部分可以通过蚀刻工艺而被除去。在至少一个示例实施方式中，蚀刻工艺可以包括湿蚀刻工艺。
杂质可以被注入到衬底100的通过第三开口205暴露的上部中以在一对第一栅结构232之间的衬底100的上部处形成第一杂质区域101。杂质可以是n型杂质或p型杂质。也就是说，n型杂质可以被注入到NMOS区域中的衬底100中，p型杂质可以注入到PMOS区域中的衬底100中。
参照图12，第三光致抗蚀剂层200可以被图案化以形成第三光致抗蚀剂图案210，第三栅极绝缘层190和第二栅极绝缘层图案186可以利用第三光致抗蚀剂图案210作为蚀刻掩模而被蚀刻以分别在第二和第三区域II和III中形成第三栅极绝缘层图案194和196。
也就是说，第三光致抗蚀剂图案210可以形成为覆盖第二区域II中的第三栅极绝缘层190的部分和第三栅极绝缘层190的与第三区域III中的衬底100的没有形成第四杂质区域107的部分相对应的部分。因此，第三栅极绝缘层图案194和196可以形成在第二区域II中的衬底100的部分和第二栅极绝缘层图案186上。
参照图13，在除去第三光致抗蚀剂图案210之后，第四栅极绝缘层220 可以形成在分离栅结构、第二间隔物184、第三栅极绝缘层图案194和196、衬底100和隔离层110上。
第四栅极绝缘层220可以形成为包括例如硅氧化物。因此，第四栅极绝缘层220可以合并到第三栅极绝缘层图案194和196中，并且当第二栅极绝缘层图案186包括硅氧化物时可以进一步合并到第二栅极绝缘层图案186中。
参照图14，栅电极层230可以形成在第四栅极绝缘层220上。
栅电极层230可以形成为包括例如掺杂的多晶硅或金属。
参照图15，在平坦化栅电极层230的上部之后，平坦化的栅电极层230和第四栅极绝缘层220可以利用第四光致抗蚀剂图案（未示出）作为蚀刻掩模来图案化以形成栅电极234、236和238以及第四栅极绝缘层图案224、226和228。
在至少一个示例实施方式中，平坦化可以通过化学机械抛光（CMP）工艺和/或回蚀刻工艺来执行。
顺序地堆叠在第二区域II中的衬底100上的第三栅极绝缘层图案194、第四栅极绝缘层图案224和栅电极234可以定义为第二栅结构244，顺序地堆叠在第三区域III中的衬底100上的第二栅极绝缘层图案186、第三栅极绝缘层图案196、第四栅极绝缘层图案226和栅电极236可以定义为第三栅结构246，顺序地堆叠在第四区域IV中的衬底100上的第四栅极绝缘层图案228和栅电极238可以定义为第四栅结构248。
再次参照图1，可以形成覆盖一对第一栅结构232、衬底100在一对第一栅结构232之间的部分和第三区域III的第五光致抗蚀剂图案（未示出），杂质可以利用第五光致抗蚀剂图案作为离子注入掩模而被注入到衬底100的上部中以形成第二、第三和第五杂质区域103、105和109。第二杂质区域103可以邻近于每个第一栅结构232的外侧壁形成在第一区域I中的衬底100的上部，第三杂质区域105可以邻近于第二栅结构244形成在第二区域II中的衬底100的上部，第五杂质区域109可以邻近于第四栅结构248形成在第四区域IV中的衬底100的上部。第二、第三和第五杂质区域103、105和109可以通过在NMOS区域中掺杂n型杂质或在PMOS区域中掺杂p型杂质而形成。
半导体器件可以通过以上工艺来制造。
如以上说明的，形成在逻辑区的第二、第三和第四区域II、III和IV中的第二、第三和第四栅结构244、246和248（可分别被施加高压、超高压和低压）可以形成为具有彼此不同的组成的栅极绝缘层图案结构。也就是说，当第二、第三和第四栅结构244、246和248分别包括第二、第三和第四栅极绝缘层图案结构时，第四栅极绝缘层图案结构可以仅包括第四栅极绝缘层图案228，第二栅极绝缘层图案结构可以包括第三和第四栅极绝缘层图案194和224，第三栅极绝缘层图案结构可以包括第二、第三和第四栅极绝缘层图案186、196和226。因此，分别形成在第二、第三和第四区域II、III和IV中的栅极绝缘层图案结构可以容易地形成为根据施加到其的电压而具有所需厚度。
具体地，利用用于在分离栅结构的侧壁上形成间隔物182和184的间隔物层180，形成在用作超高压区域的第三区域III中的第三栅极绝缘层图案结构可以形成为具有足够厚的厚度。
在本实施方式中，第四、第二和第三栅结构248、244和246可以包括分别具有单层、双层和三层结构的第四、第二和第三栅极绝缘层图案结构，然而，可以不限于此。也就是说，第四、第二和第三栅极绝缘层图案结构可以分别具有比一层、两层和三层更多的层，只要第四、第二和第三栅极绝缘层图案结构可以具有按此顺序增加的层从而具有按此顺序增大的厚度。
第二栅极绝缘层图案186、第三栅极绝缘层图案194和196以及第四栅极绝缘层图案224、226和228可以形成为包括基本上彼此相同的材料从而合并为一层，其可以参照图16示出。
图16是示出根据至少一个示例实施方式的半导体器件的截面图。此半导体器件可以与图1的半导体器件基本上相同，除了栅极绝缘层图案结构之外。因此，同样的附图标记指代同样的元件，这里省略对其的详细描述。
参照图16，半导体器件可以包括分离栅结构、第二间隔物184以及第五、第六和第四栅结构245、247和248。半导体器件还可以包括第一杂质区101、第二杂质区103、第三杂质区105、第四杂质区107和第五杂质区域109。
第五栅结构245可以包括顺序地堆叠在第二区域II中的衬底100上的具有第一厚度的第五栅极绝缘层图案结构225和栅电极234。在至少一个示例实施方式中，第五栅极绝缘层图案结构225可以具有包括例如硅氧化物的单层。
第六栅结构247可以包括顺序地堆叠在第三区域III中的衬底100上的具有第二厚度的第六栅极绝缘层图案结构227和栅电极236。第二厚度可以大于第一厚度。在至少一个示例实施方式中，第六栅极绝缘层图案结构227可以具有包括例如硅氧化物的单层。
第四栅结构248可以包括顺序地堆叠在第四区域IV中的衬底100上的具有第三厚度的第四栅极绝缘层图案结构和栅电极238。第四栅极绝缘层图案结构可以是包括例如硅氧化物的第四栅极绝缘层图案228。第三厚度可以小于第一厚度。
因此，分别形成在第二、第三和第四区域II、III和IV中的第五、第六和第四栅结构245、247和248可以分别具有第五、第六和第四栅极绝缘层图案结构，每个栅极绝缘层图案结构可以具有单层。第五、第六和第四栅极绝缘层图案结构可以包括基本上相同的材料例如硅氧化物，并且具有彼此不同的厚度。也就是说，分别具有第二、第一和第三厚度（按此顺序减小）的第六、第五和第四栅极绝缘层图案结构227、225和228可以分别形成在被施加超高压、高压和低压的第三、第二和第四区域III、II和IV中。
图17是示出根据至少一个示例实施方式的半导体器件的截面图，图18是示出图17的半导体器件的俯视图。此半导体器件可以具有与图1的半导体器件类似的结构，因此这里省略对类似元件的详细说明。
参照图17和图18，半导体器件可以包括在衬底100上的分离栅结构以及第二、第三和第四栅结构474、476和478。半导体器件还可以包括第一、第二、第三、第四和第五杂质区域101、103、105、107和109以及位线500。
衬底100可以包括第一、第二、第三和第四区域I、II、III和IV。在至少一个示例实施方式中，第一区域I可以是其中形成存储器单元的单元区，第二至第四区域II、III和IV可以是其中形成逻辑元件的逻辑区。具体地，第二区域II可以是高压区域，第三区域III可以是超高压区域，第四区域IV可以是低压区域。小于约5V的电压可以施加到低压区域，在约5至约15V的范围内的电压可以施加到高压区域，大于约15V的电压可以施加到超高压区域。隔离层110可以形成在衬底100上，因此衬底100可以分成有源区和场区。
第一、第二、第三和第四阱102、104、106和108可以分别形成在第一、第二、第三和第四区域I、II、III和IV中的衬底100处。在图17中，第一 至第四区域I、II、III和IV分别具有第一至第四阱102、104、106和108。备选地，第一至第四区域I、II、III和IV的每个可以具有两个阱（未示出），所述两个阱掺杂有具有彼此不同的导电类型的杂质。
在至少一个示例实施方式中，分离栅结构可以包括：一对第一栅结构472，在第一区域I中的衬底100上；第一隧道绝缘层图案432，在每个第一栅结构472的内侧壁和衬底100在一对第一栅结构272之间的部分上；第二间隔物394，在每个第一栅结构472的外侧壁上；字线471，接触衬底100上的每个第二间隔物394；以及擦除栅极473，在一对第一栅结构472之间的第一隧道绝缘层图案432上。分离栅结构还可以包括在第一隧道绝缘层图案432、第二间隔物394以及衬底100的邻近于第二间隔物394的部分上的第五栅极绝缘层图案452。在这种情况下，每个字线471可以形成在第五栅极绝缘层图案452的可以接触第二间隔物394和衬底100的部分上，擦除栅极473可以形成在第五栅极绝缘层图案452的可以形成在第一隧道绝缘层图案432上的部分上。
在至少一个示例实施方式中，一对第一栅结构472可以在基本上平行于衬底100的上表面的第一方向上彼此间隔开，每个第一栅结构472可以在基本上平行于衬底100的上表面且基本上垂直于第一方向的第二方向上延伸。因此，每个字线471和每个擦除栅极473也可以在第二方向上延伸。
在至少一个示例实施方式中，每个第一栅结构472可以包括顺序地堆叠在第一区域I中的衬底100上的第一栅极绝缘层图案315、浮置栅极325、电介质层图案335、控制栅极345和硬掩模355。
第一栅极绝缘层图案315可以包括例如硅氧化物，浮置栅极325可以包括例如掺杂的多晶硅或金属。电介质层图案335可以包括例如硅氧化物和/或硅氮化物。在示例实施方式中，电介质层图案335可以具有氧化物层/氮化物层/氧化物层的多层结构。控制栅极345可以包括例如掺杂的多晶硅或金属，硬掩模355可以包括例如硅氮化物。
氧化物层305可以形成在衬底100在一对第一栅结构472之间的部分上，因此第一隧道绝缘层图案432可以形成在氧化物层305上。氧化物层305可以包括例如硅氧化物。在示例实施方式中，氧化物层305可以具有凸起形状。
第一隧道绝缘层图案432可以包括例如硅氧化物，第二间隔物394可以包括例如硅氧化物或硅氮化物。在示例实施方式中，第一隧道绝缘层图案432 可以具有约80至约的最大厚度，第二间隔物394可以具有约300至约的最大厚度。
字线471和擦除栅极473可以包括基本上相同的材料，例如，掺杂的多晶硅或金属。
第五栅极绝缘层图案452可以包括例如硅氧化物。在示例实施方式中，第五栅极绝缘层图案452可以具有约10至约的厚度。
第一和第二杂质区域101和103可以邻近于分离栅结构形成在第一区域I中的衬底100的上部。具体地，第一杂质区域101可以形成在衬底100在一对第一栅结构472之间的上部处，例如，在氧化物层305下面，第二杂质区域103可以邻近于每个第一栅结构472的外侧壁形成在衬底100的上部处。
第二栅结构474可以包括顺序地堆叠在第二区域II中的衬底100上的第三栅极绝缘层图案414、第四栅极绝缘层图案434、第五栅极绝缘层图案454和栅电极464。第三栅结构476可以包括顺序地堆叠在第三区域III中的衬底100上的第二栅极绝缘层图案396、第三栅极绝缘层图案416、第四栅极绝缘层图案436、第五栅极绝缘层图案456和栅电极466。第四栅结构478可以包括顺序地堆叠在第四区域IV中的衬底100上的第五栅极绝缘层图案458和栅电极468。在示例实施方式中，第二栅极绝缘层图案396可以具有约300至约的厚度，第三栅极绝缘层图案414和416可以具有约40至约的厚度，第四栅极绝缘层图案434和436可以具有约80至约的厚度，第五栅极绝缘层图案454、456和458可以具有约10至约的厚度。
因此，第二至第四栅结构474、476和478可以具有分别具有第一至第三厚度的第二至第四栅极绝缘层图案结构，第二、第一和第三厚度可以按此顺序减小。
在至少一个示例实施方式中，第二栅极绝缘层图案396可以包括与第二间隔物394基本上相同的材料，第四栅极绝缘层图案434和436可以包括与第一隧道绝缘层图案432基本上相同的材料。
第三杂质区域105可以邻近于第二栅结构474形成在衬底100的上部，第四杂质区域107可以邻近于第三栅结构476形成在衬底100的上部，第五杂质区域109可以邻近于第四栅结构478形成在第四区域IV中的衬底100的上部处。
分离栅结构和第二至第四栅结构474、476和478可以被衬底100上的 绝缘间层480覆盖。绝缘间层480可以包括例如硅氧化物。
位线500可以形成在绝缘间层480上并接触位线接触490，位线接触490可以穿过绝缘间层480形成并接触第二杂质区域103。在至少一个示例实施方式中，位线500可以在第一方向上延伸。位线500和位线接触490可以包括例如金属、金属氮化物、掺杂的多晶硅等。
在图17中，仅一个分离栅结构形成在第一区域I中的衬底100上，然而，多个分离栅结构可以形成在第一方向上。位线接触490可以形成在多个分离栅结构之间。
在根据至少一个示例实施方式的半导体器件中，在可分别被施加高压、超高压和低压的第二、第三和第四区域II、III和IV中的第二、第三和第四栅结构474、476和478可以具有根据施加到每个区域的电压而具有所需厚度的栅极绝缘层图案结构。
图19至图31是示出根据至少一个示例实施方式的制造半导体器件的方法的阶段的截面图。此方法可以被用于制造图17和图18的半导体器件，然而可以不限于此。此方法可以包括与参照图2至图15描述的工艺基本上相同或类似的工艺，因此这里省略对其的详细描述。
参照图19，可以执行与参照图2描述的工艺基本上相同或类似的工艺。也就是说，隔离层110可以形成在衬底100上，第一、第二、第三和第四阱102、104、106和108可以分别形成在衬底100的第一、第二、第三和第四区域I、II、III和IV处。备选地，第一至第四阱102、104、106和108可以在形成隔离层110之前形成。杂质可以利用第一光致抗蚀剂图案（未示出）作为离子注入掩模而被注入到第三区域III中的衬底100的上部中以形成第四杂质区域107。
第一栅极绝缘层310、浮置栅极层320、电介质层330、控制栅极层340和硬掩模层350可以顺序地形成在其上具有隔离层110的衬底100上。
第一栅极绝缘层310可以形成为包括例如硅氧化物。浮置栅极层320可以形成为包括例如掺杂的多晶硅或金属。电介质层330可以形成为包括例如硅氧化物和/或硅氮化物。在示例实施方式中，电介质层330可以形成为具有氧化物层/氮化物层/氧化物层的多层结构。控制栅极层340可以形成为包括例如掺杂的多晶硅或金属。硬掩模层350可以形成为包括例如硅氮化物。
参照图20，硬掩模层350可以通过光刻工艺而被蚀刻以形成硬掩模355。 硬掩模355可以形成为交叠第一区域I中的衬底100的部分。在至少一个示例实施方式中，可以形成在基本上平行于衬底100的上表面的第一方向上彼此间隔开的两个硬掩模355，每个硬掩模355可以在基本上平行于衬底100的上表面并基本上垂直于第一方向的第二方向上延伸。
控制栅极层340和电介质层330可以利用硬掩模355作为蚀刻掩模而图案化以分别形成控制栅极345和电介质层图案335。在至少一个示例实施方式中，可以形成在第一方向上彼此间隔开的两个控制栅极345以及在第一方向上彼此间隔开的两个电介质层图案335，每个控制栅极345和每个电介质层图案335可以在第二方向上延伸。因此，部分地暴露浮置栅极层320的第一开口357可以形成在一对第一结构之间，每个第一结构可以包括顺序地堆叠的电介质层图案335、控制栅极345和硬掩模355。
偏移间隔物层可以形成在浮置栅极层320上以覆盖第一结构，并被各向异性地蚀刻以在每个第一结构的侧壁上形成偏移间隔物360。偏移间隔物层可以形成为包括例如硅氮化物。
参照图21，可以形成覆盖第一结构和第一开口357的第二光致抗蚀剂图案370，偏移间隔物360可以利用第二光致抗蚀剂图案370作为蚀刻掩模而被蚀刻。在至少一个示例实施方式中，蚀刻工艺可以包括湿蚀刻工艺。因此，偏移间隔物360在每个第一结构的外侧壁上的部分可以被除去，使得仅偏移间隔物360在每个第一结构的内侧壁上的部分，例如偏移间隔物360在第一开口357中的部分，可以保留。
参照图22，在除去第二光致抗蚀剂图案370之后，浮置栅极层320和第一栅极绝缘层310可以利用第一结构和偏移间隔物360作为蚀刻掩模而被蚀刻。因此，顺序地堆叠的第一栅极绝缘层图案315和浮置栅极325可以形成在第一区域I中的衬底100上。
在至少一个示例实施方式中，可以形成在第一方向上彼此间隔开的两个第一栅极绝缘层图案315以及在第一方向上彼此间隔开的两个浮置栅极325，每个第一栅极绝缘层图案315和每个浮置栅极325可以在第二方向上延伸。
顺序地堆叠在第一区域I中的衬底100上的第一栅极绝缘层图案315、浮置栅极325、电介质层图案335、控制栅极345和硬掩模355可以定义第一栅结构472。在至少一个示例实施方式中，通过第二开口380在第一方向 上彼此间隔开的一对第一栅结构472可以形成在第一区域I中的衬底100上，每个第一栅结构472可以在第二方向上延伸。
参照图23，可以执行与参照图9描述的工艺基本上相同或类似的工艺。也就是说，间隔物层390可以形成在第一栅结构472、偏移间隔物360、衬底100和隔离层110上。
间隔物层390可以形成为包括例如硅氧化物或硅氮化物。当间隔物层390形成为包括硅氧化物时，在示例实施方式中，间隔物层390可以利用中间温度氧化（MTO）形成。间隔物层390可以形成为具有大于第三、第四和第五栅极绝缘层410、430和450（参照图25、图27和图29）的厚度。在示例实施方式中，间隔物390可以形成为具有约300至约的厚度。
参照图24，可以执行与参照图10描述的工艺基本上相同或类似的工艺。也就是说，第三光致抗蚀剂图案（未示出）可以形成为覆盖间隔物层390在第三区域III中的部分，间隔物层390可以利用第三光致抗蚀剂图案作为蚀刻掩模而被各向异性地蚀刻以分别在第一栅结构472和偏移间隔物360的侧壁上以及在第三区域III中的衬底100上形成第一和第二间隔物392和394以及第二栅极绝缘层图案396。
也就是说，第一间隔物392可以形成在包括每个第一栅结构472和每个偏移间隔物360的每个第二结构的内侧壁上，第二间隔物394可以形成在每个第二结构的外侧壁上，第二栅极绝缘层图案396可以形成在第三区域III中的衬底100上。
参照图25，可以执行与参照图11描述的工艺基本上相同或类似的工艺。也就是说，第三栅极绝缘层410可以形成在第二结构、间隔物392和394、第二栅极绝缘层图案396、衬底100和隔离层110上，第四光致抗蚀剂层420可以形成在第三栅极绝缘层410上。第一间隔物392、偏移间隔物360和第三栅极绝缘层410可以利用第四光致抗蚀剂层420作为蚀刻掩模而被蚀刻以形成暴露第一区域I中的衬底100的部分的第三开口425。在至少一个示例实施方式中，第三开口425可以在第二方向上延伸。
第三栅极绝缘层410可以形成为包括例如硅氧化物。在示例实施方式中，第三栅极绝缘层410可以利用快速热氧化（RTO）形成。因此，当第二栅极绝缘层图案396包括硅氧化物时，第三栅极绝缘层410和第二栅极绝缘层图案396可以合并为一层。在示例实施方式中，第三栅极绝缘层410可以形成 为具有约40至约的厚度。
第四光致抗蚀剂层420可以暴露第三栅极绝缘层410的与衬底100在一对第一栅结构472之间的部分、第一间隔物392和偏移间隔物360对应的部分，并且第三栅极绝缘层410的暴露部分可以通过蚀刻工艺除去。在至少一个示例实施方式中，蚀刻工艺可以包括湿蚀刻工艺。
参照图26，杂质可以被注入到衬底100被第三开口425暴露的上部中，以在衬底100在一对第一栅结构472之间的上部处形成第一杂质区域101。杂质可以是n型杂质或p型杂质。也就是说，n型杂质可以被注入到NMOS区域中的衬底100中，p型杂质可以被注入到PMOS区域中的衬底100中。
可以执行与参照图4描述的工艺基本上相同或类似的工艺。也就是说，衬底100被第三开口425暴露的上部可以被氧化以形成氧化物层305。氧化物层305可以根据第三开口425的形状而在第二方向上延伸。
在至少一个示例实施方式中，氧化物层305可以通过热氧化工艺而形成在衬底100的暴露上部上。备选地，氧化物层305可以通过利用氧和氢的湿氧化工艺而形成。在示例实施方式中，氧化物层305可以形成为具有凸起形状。
参照图27，在除去第四光致抗蚀剂层420之后，隧道绝缘层430可以形成在第一栅结构472、第三栅极绝缘层410和氧化物层405上。
隧道绝缘层430可以形成为包括例如硅氧化物。在至少一个示例实施方式中，隧道绝缘层430可以利用MTO形成。隧道绝缘层430可以合并到第三栅极绝缘层410中，或者当第二栅极绝缘层图案396包括硅氧化物时，隧道绝缘层430可以合并到第二栅极绝缘层图案396中。在示例实施方式中，隧道绝缘层430可以形成为具有约80至约的厚度。
参照图28，第五光致抗蚀剂图案445可以形成在隧道绝缘层430上，隧道绝缘层430、第三栅极绝缘层410和第二栅极绝缘层图案396可以利用第五光致抗蚀剂图案445作为蚀刻掩模而被蚀刻。
在至少一个示例实施方式中，第五光致抗蚀剂图案445可以形成为覆盖隧道绝缘层430在第三开口425中的部分以及隧道绝缘层430在第二和第三区域II和III中的部分。通过蚀刻工艺，第一隧道绝缘层图案432可以形成在每个第一栅结构472的内侧壁和氧化物层305上，顺序地堆叠的第三和第四栅极绝缘层图案414和434可以形成在第二区域II中的衬底100上，顺序 地堆叠的第二、第三和第四栅极绝缘层图案396、416和436可以形成在第三区域III中的衬底100上。第四杂质区域107可以邻近于顺序地堆叠的第二、第三和第四栅极绝缘层图案396、416和436形成在第三区域III中的衬底100的上部处。
参照图29，可以执行与参照图13至图14描述的工艺基本上相同或类似的工艺。也就是说，在除去第五光致抗蚀剂图案445之后，第五栅极绝缘层450和栅电极层360可以顺序地形成在第一栅结构472、第二间隔物394、第一隧道绝缘层图案432、第二栅极绝缘层图案396、第三栅极绝缘层图案414和416、第四栅极绝缘层图案434和436、衬底100和隔离层110上。
第五栅极绝缘层450可以形成为包括例如硅氧化物。因此，第五栅极绝缘层450可以合并到第四栅极绝缘层图案434和436以及第三栅极绝缘层图案414和416中，并且当第二栅极绝缘层图案396包括硅氧化物时，第五栅极绝缘层450还可以合并到第二栅极绝缘层图案396中。在示例实施方式中，第五栅极绝缘层450可以形成为具有约10至约的厚度。
栅电极层460可以形成为包括例如掺杂的多晶硅或金属。
参照图30，可以执行与参照图15描述的工艺基本上相同或类似的工艺。也就是说，在平坦化栅电极层460的上部之后，平坦化的栅电极层460和第五栅极绝缘层450可以利用第六光致抗蚀剂图案（未示出）作为蚀刻掩模来图案化以形成字线471、擦除栅极473、栅电极464、466和468以及第五栅极绝缘层图案454、456和458。
具体地，字线471可以在第一区域I中邻近于每个第一栅结构472的外侧壁形成，擦除栅极473可以形成在一对第一栅结构472之间，栅电极464、466和468可以分别形成在第二、第三和第四区域II、III和IV中。
另外，第五栅极绝缘层图案452可以形成在第一区域I中的第一隧道绝缘层图案432、第二间隔物394和衬底100的邻近于第二间隔物394的部分上，第五栅极绝缘层图案454可以形成在第二区域II中的第四栅极绝缘层图案434上，第五栅极绝缘层图案456可以形成在第三区域III的第四栅极绝缘层图案436上，第五栅极绝缘层图案458可以形成在第四区域IV中的衬底100上。
在至少一个示例实施方式中，平坦化可以通过CMP工艺和/或回蚀刻工艺来执行。
在第一区域I中的衬底100上的一对第一栅结构472、在每个第一栅结构472的内侧壁和衬底100在一对第一栅结构472之间的部分上的第一隧道绝缘层图案432、在每个第一栅结构472的外侧壁上的第二间隔物394、在衬底100上邻近于第二间隔物394的字线471以及在一对第一栅结构472之间的第一隧道图案432上的擦除栅极473可以定义分离栅结构。在至少一个示例实施方式中，像每个第一栅结构472一样，每个字线471和每个擦除栅极473可以在第二方向上延伸，因此分离栅结构可以在第二方向上延伸。
顺序地堆叠在第二区域II中的衬底100上的第三栅极绝缘层图案414、第四栅极绝缘层图案434、第五栅极绝缘层图案454和栅电极464可以定义为第二栅结构474，顺序地堆叠在第三区域III中的衬底100上的第二栅极绝缘层图案396、第三栅极绝缘层图案416、第四栅极绝缘层图案436、第五栅极绝缘层图案456和栅电极466可以定义为第三栅极结构476，顺序地堆叠在第四区域IV中的衬底100上的第五栅极绝缘层图案458和栅电极468可以定义为第四栅结构478。
参照图31，可以执行与参照图1描述的工艺基本上相同或类似的工艺。也就是，可以形成覆盖分离栅结构、第三栅极结构476和衬底100在第三区域III中的部分的第七光致抗蚀剂图案（未示出），杂质可以利用第七光致抗蚀剂图案作为离子注入掩模而注入到衬底100的上部中以形成第二、第三和第五杂质区域103、105和109。第二杂质区域103可以邻近于分离栅结构的外侧壁形成在第一区域I中的衬底100的上部处，第三杂质区域105可以邻近于第二栅结构474形成在第二区域II中的衬底100的上部处，第五杂质区域109可以邻近于第四栅结构478形成在第四区域IV中的衬底100的上部处。第二、第三和第五杂质区域103、105和109可以通过在NMOS区域中掺杂n型杂质或在PMOS区域中掺杂p型杂质而形成。
再次参照图17和图18，在除去第七光致抗蚀剂图案之后，绝缘间层480可以形成在分离栅结构和第二至第四栅结构474、476和478上。位线接触490可以穿过绝缘间层480形成以接触第二杂质区域103。绝缘间层480可以形成为包括例如硅氧化物，位线接触490可以形成为包括例如金属、金属氮化物、掺杂的多晶硅等。
位线500可以形成在绝缘间层480上以接触位线接触490。位线500可以形成为包括例如金属、金属氮化物、掺杂的多晶硅等。在至少一个示例实 施方式中，位线500可以形成为在第一方向上延伸，并且多个位线500可以形成在第二方向上。当形成位线500时，配线（未示出）也可以形成在第二至第四区域II、III和IV中。
通过以上工艺，可以制造半导体器件。
如以上所示，形成在逻辑区的第二、第三和第四区域II、III和IV中的第二、第三和第四栅结构474、476和478（可分别被施加高压、超高压和低压）可以形成为具有彼此不同的组成的栅极绝缘层图案结构。因此，分别形成在第二、第三和第四区域II、III和IV中的栅极绝缘层图案结构可以容易地形成为根据施加到其的电压而具有所需厚度。
具体地，利用用于在分离栅结构的侧壁上形成间隔物392和394的间隔物层390，形成在用作超高压区域的第三区域III中的第三栅极绝缘层图案结构可以形成为具有足够厚的厚度。
在本实施方式中，第四、第二和第三栅极绝缘层图案结构分别具有单层、三层和四层结构，然而可以不限于此。也就是说，第四、第二和第三栅极绝缘层图案结构可以分别具有比一层、三层和四层更多的层，只要第四、第二和第三栅极绝缘层图案结构可以具有按此顺序增加的层，从而具有按此顺序增大的厚度。
第二栅极绝缘层图案396、第三栅极绝缘层图案414和416、第四栅极绝缘层图案434和436、以及第五栅极绝缘层图案454、456和458可以形成为包括彼此基本上相同的材料，例如硅氧化物，从而合并成一层。另外，第五栅极绝缘层图案452可以形成为包括与第二间隔物394或第一隧道绝缘层图案432基本上相同的材料，例如硅氧化物，从而合并到其中。这些可以参照图32来说明。
图32是示出根据至少一个示例实施方式的半导体器件的截面图。此半导体器件可以与图17和图18的半导体器件基本上相同，除了栅极绝缘层图案结构之外。因此，同样的附图标记指代同样的元件，这里省略对其的详细描述。
参照图32，半导体器件可以包括在衬底100上的分离栅结构以及第五、第六和第四栅结构475、477和478。半导体器件还可以包括第一、第二、第三、第四和第五杂质区域101、103、105、107和109以及位线500。
分离栅结构可以包括：一对第一栅结构472，在第一区域I中的衬底100 上；第二隧道绝缘层图案433，在每个第二栅结构472的内侧壁和衬底100在一对第一栅结构272之间的部分上；第三间隔物395，在每个第一栅结构472的外侧壁和衬底100的邻近于每个第一栅结构472的部分上；字线471，接触每个第三间隔物395；以及擦除栅极473，在一对第一栅结构472之间的第二隧道绝缘层图案433上。第二隧道绝缘层图案433和第三间隔物395可以包括例如硅氧化物。
第五栅结构475可以包括顺序地堆叠在第二区域II中的衬底100上的具有第一厚度的第五栅极绝缘层图案结构455和栅电极464。在至少一个示例实施方式中，第五栅极绝缘层图案结构455可以具有包括例如硅氧化物的单层。第六栅结构477可以包括顺序地堆叠在第三区域III中的衬底100上的具有第二厚度的第六栅极绝缘层图案结构457和栅电极466。第二厚度可以大于第一厚度。在至少一个示例实施方式中，第六栅极绝缘层图案结构457可以具有包括例如硅氧化物的单层。第四栅结构478可以包括顺序地堆叠在第四区域IV中的衬底100上的具有第三厚度的第四栅极绝缘层图案结构和栅电极468，第四栅极绝缘层图案结构可以是包括例如硅氧化物的第五栅极绝缘层图案458。第三厚度可以小于第一厚度。
因此，第五、第六和第四栅结构475、477和478可以具有第五、第六和第四栅极绝缘层图案结构，其每个可以具有单层，第五、第六和第四栅极绝缘层图案结构可以包括基本上相同的材料，例如硅氧化物。也就是说，分别具有第二、第一和第三厚度（可以按此顺序减小）的第六、第五和第四栅极绝缘层图案结构可以分别形成在被施加超高压、高压和低压的第三、第二和第四区域III、II和IV中。
以上半导体器件和制造半导体器件的方法可以应用于具有分离栅结构的各种类型的半导体器件，例如，非易失性存储器器件诸如闪速存储器器件。
以上是对示例实施方式的说明而不应被解释为对其进行限制。尽管已经描述了几个示例实施方式，但是本领域技术人员将容易地理解，在示例实施方式中可以进行许多修改，而在实质上没有背离本发明构思的新颖教导和优点。因此，所有这样的修改意在被包括在本发明构思的由权利要求书限定的范围内。在权利要求中，装置加功能的句式意在覆盖此处所描述的执行所述功能的结构以及结构等价物和等价结构。因此，将理解，以上是对不同示例实施方式的说明，而不应被解释为限于所公开的具体示例实施方式，对所公 开的示例实施方式的修改以及其他示例实施方式旨在被包括在权利要求的范围内。
本申请要求于2013年3月15日在韩国知识产权局（KIPO）提交的韩国专利申请No.10-2013-0027775的优先权，其全部内容通过引用结合于此。