一种实现单像素到多像素数字视频信号的转换方法.pdf

本发明公开了一种实现单像素到多像素数字视频信号互转的方法，包含以下步骤：1)、用像素时钟对输入视频流中的RGB信号、行同步信号、场同步信号和使能信号进行锁存，并按照液晶面板端LVDS接收器要求的数据排列方式进行排序；2)、用输入视频的像素时钟对每行视频数据进行分类后交替写入N个缓存区中；3)、将N个缓存区中的视频数据用分频时钟同步读出后送LVDS发送IP中，编码成多像素视频流输出。本发明仅消耗少量逻辑资源和芯片管脚就可将单像素数据流转换到多像素数据流并驱动LVDS接口的液晶面板，不需要增加额外的LVDS发送电路，既能降低PCB设计的复杂度，又能节约器件，提高显示质量，降低电磁干扰。

1.  一种实现单像素到多像素数字视频信号的转换方法，包含以下步骤：
步骤1)、用像素时钟对输入视频流中的RGB信号、行同步信号、场同步信号和使能信号进行锁存，并按照液晶面板端LVDS接收器要求的数据排列方式进行排序；
步骤2)、用输入视频的像素时钟对每行视频数据进行分类后交替写入N个缓存区中；
步骤3)、将N个缓存区中的视频数据用分频时钟同步读出后送LVDS发送IP中，编码成多像素视频流输出。
其中，N大于等于2。

一种实现单像素到多像素数字视频信号的转换方法
技术领域
本发明专利属于视频图像处理领域，涉及视频采样/编码、像素格式转换、缓存技术。
背景技术
LVDS(低压差分信号)传输技术具有低噪声和低功耗的特点，因而液晶面板中大量采用LVDS接口来传输数字视频信号。LVDS接口电路包含驱动端LVDS输出接口(LVDS发送器)和显示端LVDS输入接口(LVDS接收器)。某些机载座舱显示系统采用LVDS接口的液晶面板，这就需要把图形模块产生的数字视频信号转换成LVDS信号去驱动液晶屏显示。在民用座舱综合显示设备中，显示终端会对接收的数据进行校验，一旦检出误码，就会自动报警并关闭显示屏。由此可见，民用座舱综显设备对LVDS信号传输的完整性具有更高的要求。
FPGA是一种并行化工作，接口电平多样(支持LVDS接口)，逻辑操作灵活，可反复编程的器件。它内部还具有丰富的逻辑资源，满足对一定数据缓存的需求，特别适于在视频处理领域中使用。考虑到视频并行数字信号传输具有高速、高带宽的特点，其链路间存在串扰，板间传输时和时钟信号不易对齐，容易造成个别像素点采样错误，影响视频显示效果。一种有效地改进措施是将单像素的信号转换成多像素信号进行传输，所需时钟信号频率显著降低，这将明显提高信号接收质量，提升显示质量。例如采用单像素方式传输1680x1050＠60的LVDS视频，单像素发送的时钟频率是119MHz，而采用双像素方式只要59.5MHz，采用四像素仅需29.75MHz。正因为如此，一些民航综显设备采用了多像素的传输方式。
常用的单像素转换成多像素方法为跨时钟域采样。它利用锁相环分频得到的低速时钟去采样高速的原始数据，然后分路发送。但这个过程容易受锁相环供电和温漂的影响，造成采样错误进而影响原始高分辨率视频的正确传输，扩展性差。
发明内容
针对现有技术的不足，本发明的发明目的在于提供一种实现单像素到多像素数字视频信号的转换方法。该转换方法具有设计简单，扩展性好，低延迟，资源消耗少，成本低的特点。
本发明的发明目的通过以下技术方案实现：
一种实现单像素到多像素数字视频信号的转换方法，包含以下步骤：
步骤1)、用像素时钟对输入视频流中的RGB信号、行同步信号、场同步信号和使能信号进行锁存，并按照液晶面板端LVDS接收器要求的数据排列方式进行排序；
步骤2)、用输入视频的像素时钟对每行视频数据进行分类后交替写入N个缓存区中；
步骤3)、将N个缓存区中的视频数据用分频时钟同步读出后送LVDS发送IP中，编码成多像素视频流输出。
其中，N大于等于2。
与现有技术相比，本发明的有益效果在于：
本发明硬件资源开销小，不需要额外的增加LVDS发送电路，扩展性强，经济易用，有效地解决了高分辨率的单像素视频转换多像素视频过程中像素点丢失的情况，同时很容易扩展到多像素传输中去，在民航等对数据传输要求高度准确的显示系统中，具有显著的市场前景和经济效益。
附图说明
图1为实现本发明的硬件结构图；
图2为本发明实施例中单像素转换成双像素视频的内部逻辑原理框图；
图3为本发明中视频数据排序的格式示意图；
图4为本发明实施例中单像素视频转双像素视频的示意图；
图5为本发明实施例中单像素转换成多像素视频的内部逻辑原理框图。
具体实施方式
本发明创新性地设计了一种以视频数据行为单位，分类写入到多个缓存中，然后从每个缓存中同步读取数据，实现单像素信号到多像素信号的转换方法，下面以某民航液晶屏中单像素视频转换为双像素LVDS视频的处理方法为例进行详细介绍。
本实施例以单像素数字视频转换为双像素LVDS视频为例进行说明。本发明采用如图1所示的硬件电路板，其内部逻辑如图2所示。视频传输时需要将单像素信号的24bit的RGB信号、行同步信号(HSYNC)、场同步信号(VSYNC)、使能信号(DE)，按照液晶面板端LVDS接收器要求的数据排列方式发送信号(不同的液晶屏制造商的排列顺序可能会有所不同，本实施例所使用的液晶屏数据排列方式如图3所示，分辨率为1680x1052＠60Hz)。对每行的视频数据进行分类存储到两个缓存中，最后送到IP核将信号转换成LVDS形式发送。
从上面的描述中，可以看出，本实施例主要分为3个环节，即视频信号数据排序、单像素转换双像素、LVDS发送。
第1环节，视频信号排序，或者称为编码。输入视频流中包含了RGB信号、行场时序信号以及像素时钟，用像素时钟将R[7：0]、G[7：0]、B[7：0]、HSYNC、VSYNC、DE共27bit数据锁存并按照图3所示的编码格式进行排序。每个27bit的锁存值对应成该像素时钟下的编码值，它包含了完整的RGB和时序信息，通过在接收端译码就可以进行还原。
第2环节，用输入视频的像素时钟对每行视频数据进行计数，把排序完成后位于奇数位置的像素点存入到“奇缓存”中，而偶数像素点存入“偶缓存”中， 视频数据奇偶交替地写入到两个缓存中。对奇偶缓存的读取操作是同时进行的，由于是每2个像素时钟才写入一组奇偶数据，因此需使用PCLK同时读取两个缓存中的数据。FIFO的读写时钟具有同步关系，初始时FIFO为空，为了避免读写冲突，必须等待FIFO被写入若干个数据后才能启动读取工作，故多了几个像素时钟的延迟。
分辨率为1680x1050＠60Hz的单像素视频数据说明如图4所示。
第3环节，将双像素视频数据ODD＿DATA和EVEN＿DATA用分频时钟同步读出后直接送LVDS发送IP中，编码成双像素视频流LVDS＿DAT[7：0]输出。
如图5所示，如果是将单像素数据转换成多像素去传输，例如三像素、四像素等，可以采用同样的原理进行扩展设计。