一种非实时时钟的设计方法.pdf

本发明提供了一种非实时时钟的设计方法，通过在芯片上设置若干级基准模块，各级基准模块分别输出信号强度逐渐递增或递减的基准信号，并在芯片上设置带有浮栅结构的存储单元，并实施读取存储单元的电流(或电压)与基准信号进行比较，并根据比较结果来判断非实时时钟时间，从而进行相应操作，降低了功耗，并提升系统处理的性能。

1.  一种非实时时钟的设计方法，其特征在于，包括如下步骤：
步骤S1：提供一包括有若干存储单元的芯片，在所述芯片中设置有N级基准模块，且第一级基准模块至第N级基准模块输出信号强度逐渐递增或逐渐递减的基准信号；
步骤S2：获取所述存储单元当前存储数据的数据信号；
步骤S3：将所述数据信号与各所述基准信号进行比较，并根据比较结果判断非实时时钟时间。

2.  如权利要求1所述的方法，其特征在于，在步骤S3中，将所述数据信号依次与基准信号进行比较，或将数据信号与全部基准信号一起同时进行比较。

3.  如权利要求2所述的方法，其特征在于，当第一级基准模块至第N级基准模块输出信号强度逐渐递增的基准信号，并将所述数据信号依次与基准信号进行比较时，
若所述数据信号小于所述基准信号，则继续使用所述基准信号与所述数据信号作比较，
若所述数据信号大于或等于所述基准信号，则使用下一级基准信号与所述数据信号作比较。

4.  如权利要求1所述的方法，其特征在于，当所述数据信号大于或等于第N级基准模块所输出的基准信号时，对所述存储单元进行trim操作。

5.  如权利要求1所述的方法，其特征在于，在施加相同电压的情况下，所述存储单元的数据信号强度随着使用时间的延长而不断增 加。

6.  如权利要求3-5任意一项所述的方法，其特征在于，所述数据信号与所述基准信号均为电流信号。

7.  如权利要求2所述的方法，其特征在于，将数据信号与全部基准信号一起同时进行比较时，输出N个值，所述数据信号介于两个相邻的基准模块所输出的基准信号之间，根据该两个基准模块来判断非实时时钟时间。

8.  如权利要求1所述的方法，其特征在于，所述存储单元包括位于一衬底之上的浮栅和控制栅，且所述浮栅与所述衬底之间设置有一栅氧化层，通过读取所述浮栅上当前存储数据的数据信号与所述基准信号进行比较。

9.  如权利要求1所述的方法，其特征在于，通过比较器来对读取的数据信号与各所述基准信号进行比较。

10.  如权利要求1所述的方法，其特征在于，当第一次判断到X₀大于或者等于X_p至第一次判断到X₀大于或者等于X_p+1之间的间隔时间构成一个时间段，且所述时间段长度根据实际需求而设定；
其中，X_p为第p级基准模块输出基准信号，X_p+1为第p+1级基准模块输出基准信号，X₀为所述存储单元的输出信号，1≤P≤N。

一种非实时时钟的设计方法
技术领域
本发明涉及存储技术领域，具体涉及一种非实时时钟的设计方法。 
背景技术
NAND型固态硬盘(SSD)已经成为目前主流的非易失存储技术，广泛应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域，而且仍然呈现需求不断增长的局面。 
NAND存储单元中存放的资料较多，结构相对复杂，出错的几率会增加，必须进行更多的错误修正(ECC，Error Correction Code)，一些数据保持能力较差的单元NAND甚至需要进行周期刷新从而保证数据可靠性，为保证用户在固态硬盘里数据的安全及准确性，在固态硬盘里需要做定期的主动式的检测。比如哪块NAND芯片需要刷新(refresh)，哪块NAND芯片需要损耗均衡(wear leveling)等等。而定期检测的时间是大段大段且不固定的，可能是一周，几个月，甚至一年，所以不需要实时时钟芯片(Real Time Clock，RTC)那样的精确，且RTC成本高，设计RTC的时候还需对其配置一个晶振(crystal)为其提供一个稳定的时钟信号。当然我们可以使用系统CPU中时钟信号来控制检测时间，在存储中心，配置着大量的SSD，如果针对每个NAND，SSD存储模块都使用系统CPU的时钟来计时，那么会增加系统CPU的负载，使得功耗明显增加，降低其处理其他 事件的性能。 
专利(CN 101441497)公开了一种具有存储器时钟设定功能的信息处理装置和存储器时钟设定方法，其具体记载了一种信息处理装置，其具有存储器、控制该存储器的存储器控制器、以及用于变更所述存储器的工作时钟设定的存储器时钟设定功能，该装置包括：第一获取单元，其获取连接所述存储器控制器和所述存储器的存储器总线的带宽；第二获取单元，其获取所述存储器总线之外的连接到所述存储器控制器的其他总线的带宽；比较单元，其将所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽与所述存储器总线的带宽进行比较；以及变更单元，当所述存储器总线的带宽大于所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽时，该变更单元通过在所述存储器总线的带宽不小于所述存储器总线之外的连接到所述存储器控制器的所述其他总线的总带宽的范围内、使所述存储器的工作时钟低于当前工作时钟，来变更所述存储器的工作时钟的设定。 
但是该时钟设计存在一定缺陷，其计算周期较长，而且功耗也还是较高。 
发明内容
本发明利用具有浮栅FG cell随着时间的推移所读出的数据信号逐渐递增或逐渐递减的特性提出了一种非实时时钟的设计方法。 
一种非实时时钟的设计方法，其中，包括如下步骤： 
步骤S1：提供一包括有若干存储单元的芯片，在所述芯片中设置有N级基准模块，且第一级基准模块至第N级基准模块输出信号强度逐渐递增或逐渐递减的基准信号； 
步骤S2：获取所述存储单元当前存储数据的数据信号； 
步骤S3：将所述数据信号与各所述基准信号进行比较，并根据比较结果判断非实时时钟时间。 
上述的方法，其中，在步骤S3中，将所述数据信号依次与基准信号进行比较，或将数据信号与全部基准信号一起同时进行比较。 
上述的方法，其中，当第一级基准模块至第N级基准模块输出信号强度逐渐递增的基准信号，并将所述数据信号依次与基准信号进行比较时， 
若所述数据信号小于所述基准信号，则继续使用所述基准信号与所述数据信号作比较， 
若所述数据信号大于或等于所述基准信号，则使用下一级基准信号与所述数据信号作比较。 
上述的方法，其中，当所述数据信号大于或等于第N级基准模块所输出的基准信号时，对所述存储单元进行trim操作。 
上述的方法，其中，在施加相同电压的情况下，所述存储单元的数据信号强度随着使用时间的延长而不断增加。 
上述的方法，其中，所述数据信号与所述基准信号均为电流信号。 
上述的方法，其中，将数据信号与全部基准信号一起同时进行比较时，输出N个值，所述数据信号介于两个相邻的基准模块所输出 的基准信号之间，根据该两个基准模块来判断非实时时钟时间。 
上述的方法，其中，所述存储单元包括位于一衬底之上的浮栅和控制栅，且所述浮栅与所述衬底之间设置有一栅氧化层，通过读取所述浮栅上当前存储数据的数据信号与所述基准信号进行比较。 
上述的方法，其中，通过比较器来对读取的数据信号与各所述基准信号进行比较。 
上述的方法，其中，当第一次判断到X₀大于或者等于X_p至第一次判断到X₀大于或者等于X_p+1之间的间隔时间构成一个时间段，且所述时间段长度根据实际需求而设定； 
其中，X_p为第p级基准模块输出基准信号，X_p+1为第p+1级基准模块输出基准信号，X₀为所述存储单元的输出信号，1≤P≤N。 
本发明在芯片中设置N级基准模块，且各级基准模块分别输出信号强度逐渐递减或者递减的基准信号，通过将读取的FG cell的电流(或电压)与基准信号进行比较，并根据比较结果来判断非实时时钟时间，从而进行相应后续操作，极大降低了能耗并提高了系统运算能力。 
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。 
图1为具有浮栅(Floating gate)的flash cell的结构示意图； 
图2为本发明提出的一种非实时时钟设计的结构示意图； 
图3为本发明中提出的通过不同的基准电流将时间分成N+1个时间段的示意图； 
图4为对本发明提出的非实时时钟设计的基本操作流程图。 
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。 
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。 
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。 
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。 
图1为flash cell(闪存单元)的结构示意图，一般包括衬底1和位于衬底1之上的栅极结构，栅极结构包括有浮栅(floating gate，FG)和位于浮栅之上的控制栅(control gate，CG)，此外，浮栅和衬底之间设置有一层薄氧化层。目前在HKMG(高K金属栅)工艺中，该层氧化层需要采用金属氧化层。本领域技术人员发现，由于电子都被存储在浮栅FG上，当金属氧化层(Oxide)做的非常薄的情况下，处于浮栅中的电子穿过栅氧化层(gate oxide)进入至衬底的概率会大大增加，因为电子只需要一个很小的能量就能跨越至衬底导致浮栅FG(floating gate)比较容易失去电子，随着时间的推移，每次读取的时候，所读出的电流会不断增加，本发明正是利用FG的这一特性提出了一种非实时时钟的设计方法。 
一种非实时时钟的设计方法，包括如下步骤： 
步骤S1：提供一包括有若干存储单元的芯片，在芯片中设置有N级基准模块，且第一级基准模块至第N级基准模块输出信号强度逐渐递增或逐渐递减的基准信号； 
步骤S2：获取存储单元当前存储数据的数据信号； 
步骤S3：将数据信号与各基准信号进行比较，并根据比较结果果判断非实时时钟时间。进一步的，在本发明中，可采用两种比较方法，其一是将数据信号依次与基准信号进行比较，其二是将数据信号 XO与全部基准信号一起同时进行比较，并根据据比较结果果判断非实时时钟时间，在具体应用中可选择何种比较方法，在此不予赘述。 
在本发明中，优选的，通过比较器来对读取的数据信号与各基准信号进行比较。 
在本发明中，优选的，存储单元包括位于一衬底之上的浮栅和控制栅，且浮栅与衬底之间设置有一栅氧化层，通过读取浮栅上当前存储数据的数据信号与基准信号进行比较。 
在本发明中，优选的，当第一次判断到X₀大于或者等于X_p至第一次判断到X₀大于或者等于X_p+1之间的间隔时间构成一个时间段，且时间段长度根据实际需求而设定；其中，X_p为第p级基准模块输出基准信号，X_p+1为第p+1级基准模块输出基准信号，X₀为存储单元的输出信号，1≤P≤N。 
下面以第一级基准模块至第N级基准模块输出信号强度逐渐递增的基准信号为例进行说明。在本实施例中，数据信号与基准信号均为电流信号，且在施加相同电压的情况下，存储单元的数据信号强度随着使用时间的延长而不断增加。 
第一级基准模块至第N级基准模块输出信号强度逐渐递增的基准电流信号X₁，X₂，X₃……X_N，即X₁<X₂<X₃……X_N-1<X_N；并获取存储单元当前存储数据的电流信号X_O，将电流信号X_O与各基准电流信号进行比较：若电流信号X_O小于基准电流信号，则继续使用基准电流信号与电流信号X_O作比较，若电流信号X_O大于或等于基准电流信号，则使用下一级基准电流信号与电流信号X_O作比较，当电流 信号X_O大于或等于第N级基准模块所输出的基准电流信号时，对存储单元进行trim操作。 
进一步的，在本发明中，可采用两种比较方法，其一是将数据信号X_O依次与基准信号X₁，X₂，X₃……X_N进行比较，其二是将数据信号X_O与全部基准信号X₁，X₂，X₃……X_N一起同时进行比较。 
在本发明中优选的，在施加相同电压的情况下，存储单元的数据信号强度随着使用时间的延长而不断增加。 
下面提供一实施例对本发明进行进一步阐述。 
以输出基准电流为例，本发明中提供有N级个基准模块(refrence cell)，每级模块都会分别输出基准电流I₁，I₂……I_N，且每级基准模块产生的基准电流需要满足I₁<I₂<……<I_N，如图2所示。我们将每个基准电流落在时间轴上，可以得到N+1个时间段，从时间段1，时间段2，一直到时间段N+1。这个时间段的间隔可以根据定制来设定时间长度，如图3所示。 
当每次用户使用的时候，系统会读取FG cell中的电流，读出来的电流I和基准电流比较，在FG cell充满电子的状态下，FG cell的电流I都小于任何一个基准模块产生的基准电流I₁，I₂……I_N，所以初始值的OUT始终是0。 
图4为本发明的基本流程图，1.每次用户使用的时候读出FG cell中的电流和第一个基准电流I₁通过比较器做比较，在使用过程中，由于FG cell的特性一直在不停的失去电子，可能前几次读出的电流I都比第一个基准电流I₁小，比较器输出的结果一直为0，说明还一直 处在到我们所设置的时间段1并未超过时间段1的区间。2.直到当某次读取的FG cell电流的时候，读出此电流比基准电流I₁大，此时比较器1的结果会由0被改写成1，系统会继续将读出的FG cell电流再与基准电流I₂作比较，如果比较器比较出来的结果为0，系统就会得知，此时过了一个时间段1(两周，一个月或者几个月)并还未超过时间段2，此时SSD系统就可以根据需要去做相应定期操作，比如ECC(错误检查和纠正)、refresh(刷新)或者是wear leveling(损耗均衡)。如果此时比较器2读出的结果为1，那么系统将继续和基准电流I₃比较，以此类推直到比较结果出现第一个0的时候(假设此时比较器序号为比较器L，0<＝L<＝N)，系统通过和哪个基准电流比较出结果0可得知此时处在哪个时间段。此后，系统去读取FG cell的电流会和基准模块L产生的基准电流I_L开始比较，按照以上操作流程依次与基准电流I_L，I_L+1……直至I_N比较。直当到比较出当FG cell的电流比最大的基准电流I_N还要大的时候，会发出信号告知此时FG cell里的电子几乎耗尽，以后再做比较的时候也只能得知时间是超过时间段N+1但是超过多少就不知道了，此时需要用户对FG cell再次trim，方可继续使用。此方法是一种串行的比较方法，本发明下文中还将阐述一种并行的电流比较方法。由于基准模块reference cell会占用整个芯片的面积，对面积有要求的用户可自行定义P个基准模块reference cell(N>P>＝1)，每次读取电流和基准模块reference cell产生的基准电流对比，按照上文提出的串行比较方法，便可得到此时系统处于哪个时间段。当读取FG cell的电流大于基准电流I_P，会提示 用户重新对FG cell进行trim操作，重复以上操作。这样就可以实现本发明提出的一种非实时时钟的设计方法。 
对于本发明提出的非实时时钟的设计方法中读取出FG cell之后做比较这一步骤，这里除了以上说明的每次读取出来的电流依次和I₁，I₂……I_N作比较之外，本发明还提出，FG cell把每次读取出的电流和所有的基准电流做比较，输出N个值。例如当某次读出FG cell的电流Ix，此Ix满足I₂<Ix<I₃，通过比较器比较Ix和所有的基准电流，当基准电流小于Ix的时候，比较器输出结果1，基准电流大于Ix的时候，比较器输出结果0，对于此例，比较器会输出2个1和N-2个0，系统便可得知此时的时间位于第三个时间段，此种方式加快了比较速度，但瞬时比较功耗会变大。为了进一步降低瞬时比较功耗，我们可以在比较的时候，关闭前一次输出比较结果为1的所有比较器，只打开前一次输出比较结果为0的所有比较器进行比较操作。 
上文提出的读出FG cell的电流和基准电流相比较以实现非实时时钟的设计，当然也可以根据实际情况读出FG cell的电压和基准电压相比较来实现非实时时钟的设计。根据电压比较和根据电流做比较的原理以及实现方式是一样的，这里则不做过多阐述说明。 
综上所述，由于本发明采用了如上技术方案，设计了一种非实时时钟的设计方法，通过在芯片中设置若干级基准模块，各级基准模块分别输出信号强度逐渐递增或递减的基准信号，并实施读取存储单元的电流(或电压)与基准信号进行比较，并根据比较结果来判断非实时时钟时间，从而进行相应操作，降低了功耗，并提升系统处理的性 能。 
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。