一种移位寄存器、其驱动方法、栅极驱动电路及显示装置.pdf

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，其中，移位寄存器包括：输入模块、复位模块、第一输出模块，第二输出模块以及控制模块。该移位寄存器利用第一时钟信号控制第二节点，然后通过第二节点和第二时钟信号的交替高低电平来控制信号输出端输出的信号，这样可以实现信号输出端一直有信号输出，从而可以消除噪声，稳定行输出信号；并且由于第二节点处于交替的高低电平，因此可以保护移位寄存器的寿命。

权利要求书
1.  一种移位寄存器，其特征在于，包括：输入模块、复位模块、第一输出模块，第二输出模块以及控制模块；其中，
所述输入模块，用于在输入信号的控制下，将第一参考电压提供给第一节点；所述第一节点为所述输入模块、所述复位模块、所述第一输出模块和所述控制模块的连接点；
所述复位模块，用于在复位信号的控制下，将第二参考电压提供给所述第一节点；
所述第一输出模块，用于在所述第一节点的电压为第一电压时，将第一时钟信号提供给信号输出端；
所述第二输出模块，用于在第二时钟信号的控制下，将直流电压源的电压提供给第二节点和所述信号输出端，以及在所述第二节点的电压为第一电压时，将所述直流电压源的电压提供给所述信号输出端；所述第二节点为所述第二输出模块与所述控制模块的连接点；
所述控制模块，用于在所述第二节点的电压为第一电压时，使所述第一节点的电压为第二电压，在所述第一节点的电压为第一电压时，使所述第二节点的电压为第二电压，以及在所述第一时钟信号的控制下，将所述第一时钟信号提供给所述第二节点；
所述第一时钟信号与所述第二时钟信号相位相反；
所述第一电压为高电平电压，所述第二电压为低电平电压，且所述直流电压源的电压为低电平电压；或所述第一电压为低电平电压，所述第二电压为高电平电压，且所述直流电压源的电压为高电平电压。

2.  如权利要求1所述的移位寄存器，其特征在于，所述控制模块，具体包括：第一控制子模块、第二控制子模块和第三控制子模块；其中，
所述第一控制子模块，用于在所述第二节点的电压为第一电压时，将所述直流电压源的电压提供给所述第一节点；
所述第二控制子模块，用于在所述第一节点的电压为第一电压时，将所述直流电压源的电压提供给所述第二节点；
所述第三控制子模块，用于在所述第一时钟信号的控制下，将所述第一时钟信号提供给所述第二节点。

3.  如权利要求1所述的移位寄存器，其特征在于，所述输入模块，具体包括：第一开关晶体管；其中，
所述第一开关晶体管，其栅极与所述输入信号相连，源极与所述第一参考电压相连，漏极与所述第一节点相连。

4.  如权利要求1所述的移位寄存器，其特征在于，所述复位模块，具体包括：第二开关晶体管；其中，
所述第二开关晶体管，其栅极与所述复位信号相连，源极与所述第二参考电压相连，漏极与所述第一节点相连。

5.  如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块，具体包括：第三开关晶体管和电容；其中，
所述第三开关晶体管，其栅极与所述第一节点相连，源极与所述第一时钟信号相连，漏极与所述信号输出端相连；
所述电容连接于所述第三开关晶体管的栅极与漏极之间。

6.  如权利要求1所述的移位寄存器，其特征在于，所述第二输出模块，具体包括：第四开关晶体管，第五开关晶体管和第六开关晶体管；其中，
所述第四开关晶体管，其栅极与所述第二时钟信号相连，源极与所述直流电压源相连，漏极与所述信号输出端相连；
所述第五开关晶体管，其栅极与所述第二时钟信号相连，源极与所述直流电压源相连，漏极与所述第二节点相连；
所述第六开关晶体管，其栅极与所述第二节点相连，源极与所述直流电压源相连，漏极与所述信号输出端相连。

7.  如权利要求2所述的移位寄存器，其特征在于，所述第一控制子模块， 具体包括：第七开关晶体管；其中，
所述第七开关晶体管，其栅极与所述第二节点相连，源极与所述直流电压源相连，漏极与所述第一节点相连。

8.  如权利要求2所述的移位寄存器，其特征在于，所述第二控制子模块，具体包括：第八开关晶体管；其中，
所述第八开关晶体管，其栅极与所述第一节点相连，源极与所述直流电压源相连，漏极与所述第二节点相连。

9.  如权利要求2所述的移位寄存器，其特征在于，所述第三控制子模块，具体包括：第九开关晶体管；其中，
所述第九开关晶体管，其栅极和源极均与所述第一时钟信号相连，漏极与所述第二节点相连。

10.  如权利要求1-9任一项所述的移位寄存器，其特征在于：
当所述直流电压源的电压为低电平电压时，所有开关晶体管均为N型晶体管；
当所述直流电压源的电压为高电平电压时，所有开关晶体管均为P型晶体管。

11.  一种如权利要求1-10任一项所述的移位寄存器的驱动方法，其特征在于，包括：
在第一阶段，所述输入模块在所述输入信号的控制下，将所述第一参考电压提供给所述第一节点；所述第一输出模块在所述第一节点的控制下，将所述第一时钟信号提供给所述信号输出端；所述第二输出模块在所述第二时钟信号的控制下，将所述直流电压源的电压提供给所述第二节点和所述信号输出端；所述控制模块在所述第一节点的控制下，使所述第二节点的电压为第二电压；
在第二阶段，所述第一输出模块将所述第一时钟信号提供给所述信号输出端；所述控制模块在所述第一节点的电压为第一电压时，使所述第二节点的电压为第二电压，并且在所述第一时钟信号的控制下，将所述第一时钟信号提供 给所述第二节点；
在第三阶段，所述复位模块在所述复位信号的控制下，将所述第二参考电压提供给所述第一节点；所述第二输出模块在所述第二时钟信号的控制下，将所述直流电压源的电压提供给所述第二节点和所述信号输出端；
在第四阶段，所述控制模块在所述第一时钟信号的控制下，将所述第一时钟信号提供给所述第二节点，并且在所述第二节点的电压为第一电压时，使第一节点的电压为第二电压；所述第二输出模块在所述第二节点的控制下，将所述直流电压源的电压提供给所述信号输出端；
在第五阶段，所述第二输出模块在所述第二时钟信号的控制下，将所述直流电压源的电压提供给所述第二节点和所述信号输出端。

12.  一种栅极驱动电路，其特征在于，包括串联的多个如权利要求1-10任一项所述的移位寄存器；其中，
除第一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的上一级移位寄存器输入复位信号；
除最后一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的下一级移位寄存器输入输入信号；
所述第一级移位寄存器的输入信号由帧起始信号端输入。

13.  一种显示装置，其特征在于，包括如权利要求12所述的栅极驱动电路。

说明书一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。
背景技术
在薄膜晶体管显示器中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(Gate Driver on Array,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，Integrated Circuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
目前，现有的栅极驱动电路，主要是通过一个时钟信号来控制下拉节点，然后再通过下拉节点控制上拉节点和信号输出端的下拉，但是由于下拉节点的占空比为50％，所以信号输出端Output在扫描周期的一半时间内被下拉，另一半时间中处于悬空，这样导致信号输出端输出的信号的噪声比较大。当然，目前现有技术中也有部分栅极驱动电路，是利用直流源电压控制下拉节点，使下拉节点一直处于高电平电压状态，从而使上拉节点和信号输出端一直被拉低，但是这样对薄膜晶体管的寿命不利。
发明内容
有鉴于此，本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电 路及显示装置，实现在保证薄膜晶体管寿命的基础上降低信号输出所输出的信号的噪声。
因此，本发明实施例提供的一种移位寄存器，包括：输入模块、复位模块、第一输出模块，第二输出模块以及控制模块；其中，
所述输入模块，用于在输入信号的控制下，将第一参考电压提供给第一节点；所述第一节点为所述输入模块、所述复位模块、所述第一输出模块和所述控制模块的连接点；
所述复位模块，用于在复位信号的控制下，将第二参考电压提供给所述第一节点；
所述第一输出模块，用于在所述第一节点的电压为第一电压时，将第一时钟信号提供给信号输出端；
所述第二输出模块，用于在第二时钟信号的控制下，将直流电压源的电压提供给第二节点和所述信号输出端，以及在所述第二节点的电压为第一电压时，将所述直流电压源的电压提供给所述信号输出端；所述第二节点为所述第二输出模块与所述控制模块的连接点；
所述控制模块，用于在所述第二节点的电压为第一电压时，使所述第一节点的电压为第二电压，在所述第一节点的电压为第一电压时，使所述第二节点的电压为第二电压，以及在所述第一时钟信号的控制下，将所述第一时钟信号提供给所述第二节点；
所述第一时钟信号与所述第二时钟信号相位相反；
所述第一电压为高电平电压，所述第二电压为低电平电压，且所述直流电压源的电压为低电平电压；或所述第一电压为低电平电压，所述第二电压为高电平电压，且所述直流电压源的电压为高电平电压。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述控制模块，具体包括：第一控制子模块、第二控制子模块和第三控制子模块；其中，
所述第一控制子模块，用于在所述第二节点的电压为第一电压时，将所述直流电压源的电压提供给所述第一节点；
所述第二控制子模块，用于在所述第一节点的电压为第一电压时，将所述直流电压源的电压提供给所述第二节点；
所述第三控制子模块，用于在所述第一时钟信号的控制下，将所述第一时钟信号提供给所述第二节点。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块，具体包括：第一开关晶体管；其中，
所述第一开关晶体管，其栅极与所述输入信号相连，源极与所述第一参考电压相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述复位模块，具体包括：第二开关晶体管；其中，
所述第二开关晶体管，其栅极与所述复位信号相连，源极与所述第二参考电压相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出模块，具体包括：第三开关晶体管和电容；其中，
所述第三开关晶体管，其栅极与所述第一节点相连，源极与所述第一时钟信号相连，漏极与所述信号输出端相连；
所述电容连接于所述第三开关晶体管的栅极与漏极之间。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出模块，具体包括：第四开关晶体管，第五开关晶体管和第六开关晶体管；其中，
所述第四开关晶体管，其栅极与所述第二时钟信号相连，源极与所述直流电压源相连，漏极与所述信号输出端相连；
所述第五开关晶体管，其栅极与所述第二时钟信号相连，源极与所述直流电压源相连，漏极与所述第二节点相连；
所述第六开关晶体管，其栅极与所述第二节点相连，源极与所述直流电压源相连，漏极与所述信号输出端相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一控制子模块，具体包括：第七开关晶体管；其中，
所述第七开关晶体管，其栅极与所述第二节点相连，源极与所述直流电压源相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二控制子模块，具体包括：第八开关晶体管；其中，
所述第八开关晶体管，其栅极与所述第一节点相连，源极与所述直流电压源相连，漏极与所述第二节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第三控制子模块，具体包括：第九开关晶体管；其中，
所述第九开关晶体管，其栅极和源极均与所述第一时钟信号相连，漏极与所述第二节点相连。
在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，当所述直流电压源的电压为低电平电压时，所有开关晶体管均为N型晶体管；
当所述直流电压源的电压为高电平电压时，所有开关晶体管均为P型晶体管。
相应地，本发明实施例还提供了上述任一种栅极驱动电路的驱动方法，包括：
在第一阶段，所述输入模块在所述输入信号的控制下，将所述第一参考电压提供给所述第一节点；所述第一输出模块在所述第一节点的控制下，将所述第一时钟信号提供给所述信号输出端；所述第二输出模块在所述第二时钟信号的控制下，将所述直流电压源的电压提供给所述第二节点和所述信号输出端；所述控制模块在所述第一节点的控制下，使所述第二节点的电压为第二电压；
在第二阶段，所述第一输出模块将所述第一时钟信号提供给所述信号输出 端；所述控制模块在所述第一节点的电压为第一电压时，使所述第二节点的电压为第二电压，并且在所述第一时钟信号的控制下，将所述第一时钟信号提供给所述第二节点；
在第三阶段，所述复位模块在所述复位信号的控制下，将所述第二参考电压提供给所述第一节点；所述第二输出模块在所述第二时钟信号的控制下，将所述直流电压源的电压提供给所述第二节点和所述信号输出端；
在第四阶段，所述控制模块在所述第一时钟信号的控制下，将所述第一时钟信号提供给所述第二节点，并且在所述第二节点的电压为第一电压时，使第一节点的电压为第二电压；所述第二输出模块在所述第二节点的控制下，将所述直流电压源的电压提供给所述信号输出端；
在第五阶段，所述第二输出模块在所述第二时钟信号的控制下，将所述直流电压源的电压提供给所述第二节点和所述信号输出端。
相应地，本发明实施例还提供了一种栅极驱动电路，包括串联的多个本发明实例提供的上述任一种移位寄存器；其中，
除第一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的上一级移位寄存器输入复位信号；
除最后一级移位寄存器之外，其余每一级移位寄存器的信号输出端分别向与其相邻的下一级移位寄存器输入输入信号；
所述第一级移位寄存器的输入信号由帧起始信号端输入。
相应地，本发明实施例还提供了一种显示装置，所述显示装置包含至少一个本发明实施例提供的上述任一种栅极驱动电路。
本发明实施例提供的上述移位寄存器、其驱动方法、栅极驱动电路及显示装置，其中，移位寄存器包括：输入模块、复位模块、第一输出模块，第二输出模块以及控制模块。输入模块，用于在输入信号的控制下，将第一参考电压提供给第一节点；复位模块，用于在复位信号的控制下，将第二参考电压提供给第一节点；第一输出模块，用于在第一节点的电压为第一电压时，将第一时 钟信号提供给信号输出端；第二输出模块，用于在第二时钟信号的控制下，将直流电压源的电压提供给第二节点和信号输出端，以及在第二节点的电压为第一电压时，将直流电压源的电压提供给信号输出端；控制模块，用于在第二节点的电压为第一电压时，使第一节点的电压为第二电压，在第一节点的电压为第一电压时，使第二节点的电压为第二电压，以及在第一时钟信号的控制下，将第一时钟信号提供给第二节点。该移位寄存器利用第一时钟信号控制第二节点，然后通过第二节点和第二时钟信号的交替高低电平，控制信号输出端输出的信号，这样就可以实现信号输出端一直有信号输出，从而可以消除噪声，稳定行输出信号；并且由于第二节点处于交替的高低电平，因此可以保护移位寄存器的寿命。
附图说明
图1为本发明实施例提供的移位寄存器的结构示意图之一；
图2为本发明实施例提供的移位寄存器的结构示意图之二；
图3a为本发明实施例提供的移位寄存器的正向扫描时的电路时序图之一；
图3b为本发明实施例提供的移位寄存器的反向扫描时的电路时序图之一；
图4a为本发明实施例提供的移位寄存器的正向扫描时的电路时序图之二；
图4b为本发明实施例提供的移位寄存器的反向扫描时的电路时序图之二；
图5a为本发明实施例提供的所有晶体管均为P型晶体管的移位寄存器的具体结构示意图之一；
图5b为本发明实施例提供的所有晶体管均为N型晶体管的移位寄存器的具体结构示意图之一；
图6a为本发明实施例提供的所有晶体管均为P型晶体管的移位寄存器的具体结构示意图之二；
图6b为本发明实施例提供的所有晶体管均为N型晶体管的移位寄存器的具体结构示意图之二；
图7为本发明实施例提供的移位寄存器的驱动方法的流程示意图；
图8为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。
本发明实施例提供的一种移位寄存器，如图1所示，包括：输入模块1、复位模块2、第一输出模块3，第二输出模块4以及控制模块5；其中，
输入模块1，用于在输入信号Input的控制下，将第一参考电压VDD提供给第一节点A；第一节点A为输入模块1、复位模块2、第一输出模块3和控制模块5的连接点；
复位模块2，用于在复位信号Reset的控制下，将第二参考电压VSS提供给第一节点A；
第一输出模块3，用于在第一节点A的电压为第一电压时，将第一时钟信号CLK提供给信号输出端Output；
第二输出模块4，用于在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output，以及在第二节点B的电压为第一电压时，将直流电压源VG的电压提供给信号输出端Output；第二节点B为第二输出模块4与控制模块5的连接点；
控制模块5，用于在第二节点B的电压为第一电压时，使第一节点A的电压为第二电压，在第一节点A的电压为第一电压时，使第二节点B的电压为第二电压，以及在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B；
第一时钟信号CLK与第二时钟信号CLKB相位相反；
第一电压为高电平电压，第二电压为低电平电压，且直流电压源VG的电压为低电平电压；或第一电压为低电平电压，第二电压为高电平电压，且直流 电压源VG的电压为高电平电压。
本发明实施例提供的上述移位寄存器，包括：输入模块、复位模块、第一输出模块，第二输出模块以及控制模块。输入模块，用于在输入信号的控制下，将第一参考电压提供给第一节点；复位模块，用于在复位信号的控制下，将第二参考电压提供给第一节点；第一输出模块，用于在第一节点的电压为第一电压时，将第一时钟信号提供给信号输出端；第二输出模块，用于在第二时钟信号的控制下，将直流电压源的电压提供给第二节点和信号输出端，以及在第二节点的电压为第一电压时，将直流电压源的电压提供给信号输出端；控制模块，用于在第二节点的电压为第一电压时，使第一节点的电压为第二电压，在第一节点的电压为第一电压时，使第二节点的电压为第二电压，以及在第一时钟信号的控制下，将第一时钟信号提供给第二节点。该移位寄存器利用第一时钟信号控制第二节点，然后通过第二节点和第二时钟信号的交替高低电平，控制信号输出端输出的信号，这样就可以实现信号输出端一直有信号输出，从而可以消除噪声，稳定行输出信号；并且由于第二节点处于交替的高低电平，因此可以保护移位寄存器的寿命。
进一步地，在本发明实施例提供的上述移位寄存器中，如图2所示，控制模块5，具体包括：第一控制子模块51、第二控制子模块52和第三控制子模块53；其中，
第一控制子模块51，用于在第二节点B的电压为第一电压时，将直流电压源VG的电压提供给第一节点A；
第二控制子模块52，用于在第一节点A的电压为第一电压时，将直流电压源VG的电压提供给第二节点B；
第三控制子模块53，用于在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B。
需要说明的是，本发明实施例提供的上述移位寄存器为双向扫描寄存器，若直流电压源的电压为低电平电压，在正向扫描时，第一参考电压为高电平电 压，第二参考电压为低电平电压，在反向扫描时，输入信号作为复位信号，复位信号作为输入信号，第一参考电压为低电平电压，第二参考电压为高电平电压；若直流电压源的电压为高电平电压，在正向扫描时，第一参考电压为低电平电压，第二参考电压为高电平电压，在反向扫描时，输入信号作为复位信号，复位信号作为输入信号，第一参考电压为高电平电压，第二参考电压为低电平电压。
下面结合电路时序图，具体以直流电压源的电压为分别为低电平电压和高电平电压为例，对本发明实施例提供的上述移位寄存器的工作原理进行简要介绍。
具体地，本发明实施例提供的上述移位寄存器的工作可以有五个阶段，如图3a至图4b所示，分别为：第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4、以及第五阶段T5。
1、直流电压源VG的电压为低电平电压，第一参考电压VDD为高电平电压，第二参考电压VSS为低电平电压，移位寄存器正向扫描时的输入输出时序图如图3a所示：
在第一阶段T1，输入信号Input和第二时钟信号CLKB为高电平，输入模块1在输入信号Input的控制下，将第一参考电压VDD提供给第一节点A，第一节点A的电压为第一电压即高电平电压；第一输出模块3在第一节点A的控制下，将低电平的第一时钟信号CLK提供给信号输出端Output，并且，第二输出模块4在第二时钟信号CLKB的控制下，将低电平的直流电压源VG的电压提供给第二节点B和信号输出端Output；第二控制子模块52在第一节点A的控制下，使第二节点B的电压为第二电压即低电平电压；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号；
在第二阶段T2，第一时钟信号CLK为高电平，第一节点A的电压仍为第一电压，第一输出模块3将第一时钟信号CLK提供给信号输出端Output，第 二控制子模块52在第一节点A的电压为第一电压时，使第二节点B的电压为第二电压即低电平电压，并且第三控制子模块53在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出高电平信号；
在第三阶段T3，复位信号Reset和第二时钟信号CLKB为高电平，复位模块2在复位信号Reset的控制下，将第二参考电压VSS提供给第一节点A；第二输出模块4在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号；
在第四阶段T4，第一时钟信号CLK为高电平，第三控制子模块53在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B，第二节点B的电压为第一电压，并且，第一控制子模块51在第二节点B的电压为第一电压时，使第一节点A的电压为第二电压；第二输出模块4在第二节点B的控制下，将直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出低电平信号；
在第五阶段T5，第二时钟信号CLKB为高电平，第二输出模块4在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号。
2、直流电压源VG的电压为低电平电压，第一参考电压VDD为低电平电压，第二参考电压VSS为高电平电压，移位寄存器反向扫描时的输入输出时序图如图3b所示：
在第一阶段T1，复位信号Reset和第二时钟信号CLKB为高电平，复位模 块2在复位信号Reset的控制下，将第二参考电压VSS提供给第一节点A，第一节点A的电压为第一电压即高电平电压；第一输出模块3在第一节点A的控制下，将低电平的第一时钟信号CLK提供给信号输出端Output，并且，第二输出模块4在第二时钟信号CLKB的控制下，将低电平的直流电压源VG的电压提供给第二节点B和信号输出端Output；第二控制子模块52在第一节点A的控制下，使第二节点B的电压为第二电压即低电平电压；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号；
在第二阶段T2，第一时钟信号CLK为高电平，第一节点A的电压仍为第一电压，第一输出模块3将第一时钟信号CLK提供给信号输出端Output，第二控制子模块52在第一节点A的电压为第一电压时，使第二节点B的电压为第二电压即低电平电压，并且第三控制子模块53在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出高电平信号；
在第三阶段T3，输入信号Input和第二时钟信号CLKB为高电平，输入模块1在输入信号Input的控制下，将第一参考电压VDD提供给第一节点A；第二输出模块4在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号；
在第四阶段T4，第一时钟信号CLK为高电平，第三控制子模块53在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B，第二节点B的电压为第一电压，并且，第一控制子模块51在第二节点B的电压为第一电压时，使第一节点A的电压为第二电压；第二输出模块4在第二节点B的控制下，将直流电压源VG的电压提供给信号输出端Output；因此，在此阶 段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出低电平信号；
在第五阶段T5，第二时钟信号CLKB为高电平，第二输出模块4在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号。
3、直流电压源VG的电压为高电平电压，第一参考电压VDD为低电平电压，第二参考电压VSS为高电平电压，移位寄存器正向扫描时的输入输出时序图如图4a所示：
在第一阶段T1，输入信号Input和第二时钟信号CLKB为低电平，输入模块1在输入信号Input的控制下，将第一参考电压VDD提供给第一节点A，第一节点A的电压为第一电压即低电平电压；第一输出模块3在第一节点A的控制下，将高电平的第一时钟信号CLK提供给信号输出端Output，并且，第二输出模块4在第二时钟信号CLKB的控制下，将高电平的直流电压源VG的电压提供给第二节点B和信号输出端Output；第二控制子模块52在第一节点A的控制下，使第二节点B的电压为第二电压即高电平电压；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号；
在第二阶段T2，第一时钟信号CLK为低电平，第一节点A的电压仍为第一电压，第一输出模块3将第一时钟信号CLK提供给信号输出端Output，第二控制子模块52在第一节点A的电压为第一电压时，使第二节点B的电压为第二电压即高电平电压，并且第三控制子模块53在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出低电平信号；
在第三阶段T3，复位信号Reset和第二时钟信号CLKB为低电平，复位模 块2在复位信号Reset的控制下，将第二参考电压VSS提供给第一节点A；第二输出模块4在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output；因此，在此阶段中，第一节点A的电压为高低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号；
在第四阶段T4，第一时钟信号CLK为低电平，第三控制子模块53在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B，第二节点B的电压为第一电压，并且，第一控制子模块51在第二节点B的电压为第一电压时，使第一节点A的电压为第二电压；第二输出模块4在第二节点B的控制下，将直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出高电平信号；
在第五阶段T5，第二时钟信号CLKB为低电平，第二输出模块4在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号。
4、直流电压源VG的电压为高电平电压，第一参考电压VDD为高电平电压，第二参考电压VSS为低电平电压，移位寄存器反向扫描时的输入输出时序图如图4b所示：
在第一阶段T1，复位信号Reset和第二时钟信号CLKB为低电平，复位模块2在复位信号Reset的控制下，将第二参考电压VSS提供给第一节点A，第一节点A的电压为第一电压即低电平电压；第一输出模块3在第一节点A的控制下，将高电平的第一时钟信号CLK提供给信号输出端Output，并且，第二输出模块4在第二时钟信号CLKB的控制下，将高电平的直流电压源VG的电压提供给第二节点B和信号输出端Output；第二控制子模块52在第一节点A的控制下，使第二节点B的电压为第二电压即高电平电压；因此，在此阶段 中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号；
在第二阶段T2，第一时钟信号CLK为低电平，第一节点A的电压仍为第一电压，第一输出模块3将第一时钟信号CLK提供给信号输出端Output，第二控制子模块52在第一节点A的电压为第一电压时，使第二节点B的电压为第二电压即高电平电压，并且第三控制子模块53在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出低电平信号；
在第三阶段T3，输入信号Input和第二时钟信号CLKB为低电平，输入模块1在输入信号Input的控制下，将第一参考电压VDD提供给第一节点A；第二输出模块4在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output；因此，在此阶段中，第一节点A的电压为高低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号；
在第四阶段T4，第一时钟信号CLK为低电平，第三控制子模块53在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B，第二节点B的电压为第一电压，并且，第一控制子模块51在第二节点B的电压为第一电压时，使第一节点A的电压为第二电压；第二输出模块4在第二节点B的控制下，将直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出高电平信号；
在第五阶段T5，第二时钟信号CLKB为低电平，第二输出模块4在第二时钟信号CLKB的控制下，将直流电压源VG的电压提供给第二节点B和信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，输入模块1，具体可以包括：第一开关晶体管M1；其中，
第一开关晶体管M1，其栅极与输入信号Input相连，源极与第一参考电压VDD相连，漏极与第一节点A相连。
进一步地，在具体实施时，如图5a所示，第一开关晶体管M1可以为N型晶体管，此时，当输入信号Input为高电平时第一开关晶体管M1导通，当输入信号Input为低电平时第一开关晶体管M1截止；或者，如图5b所示，第一开关晶体管M1也可以为P型晶体管，此时，当输入信号Input为低电平时第一开关晶体管M1导通，当输入信号Input为高电平时第一开关晶体管M1截止；在此不作限定。
以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，复位模块2，具体可以包括：第二开关晶体管M2；其中，
第二开关晶体管M2，其栅极与复位信号Reset相连，源极与第二参考电压VSS相连，漏极与第一节点A相连。
进一步地，在具体实施时，如图5a所示，第二开关晶体管M2可以为N型晶体管，此时，当复位信号Reset为高电平时第二开关晶体管M2导通，当复位信号Reset为低电平时第二开关晶体管M2截止；或者，如图5b所示，第二开关晶体管M2可以为P型晶体管，此时，当复位信号Reset为低电平时第二开关晶体管M2导通，当复位信号Reset为高电平时第二开关晶体管M2截止；在此不作限定。
以上仅是举例说明移位寄存器中复位模块的具体结构，在具体实施时，复 位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第一输出模块3，具体可以包括：第三开关晶体管M3和电容C1；其中，
第三开关晶体管M3，其栅极与第一节点A相连，源极与第一时钟信号CLK相连，漏极与信号输出端Output相连；
电容C1连接于第三开关晶体管M3的栅极与漏极之间。
设置电容C1，通过电容C1的自举作用，在如图3a和图3b所示的T2时间段内拉高或在如图4a和图4b所示的T2时间段内拉低第一节点A的电压以保持第三开关晶体管M3处于导通状态。
进一步地，在具体实施时，如图5a所示，第三开关晶体管M3可以为N型晶体管，此时，当第一节点A的电压为高电平时第三开关晶体管M3导通，当第一节点A的电压为低电平时第三开关晶体管M3截止；或者，如图5b所示，第三开关晶体管M3也可以为P型晶体管，此时，当第一节点A的电压为低电平时第三开关晶体管M3导通，当第一节点A的电压为高电平时第三开关晶体管M3截止；在此不作限定。
以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第二输出模块4，具体可以包括：第四开关晶体管M4，第五开关晶体管M5和第六开关晶体管M6；其中，
第四开关晶体管M4，其栅极与第二时钟信号CLKB相连，源极与直流电压源VG相连，漏极与信号输出端Output相连；
第五开关晶体管M5，其栅极与第二时钟信号CLKB相连，源极与直流电 压源VG相连，漏极与第二节点B相连；
第六开关晶体管M6，其栅极与第二节点B相连，源极与直流电压源VG相连，漏极与信号输出端Output相连。
进一步地，在具体实施时，如图5a所示，第四开关晶体管M4和第五开关晶体管M5可以为N型晶体管，此时，当第二时钟信号CLKB为高电平时第四开关晶体管M4和第五开关晶体管M5均导通，当第二时钟信号CLKB为低电平时第四开关晶体管M4和第五开关晶体管M5均截止；或者，如图5b所示，第四开关晶体管M4和第五开关晶体管M5也可以为P型晶体管，此时，当第二时钟信号CLKB为低电平时第四开关晶体管M4和第五开关晶体管M5导通，当第二时钟信号CLKB为高电平时第四开关晶体管M4和第五开关晶体管M5截止；在此不作限定。
进一步地，在具体实施时，如图5a所示，第六开关晶体管M6可以为N型晶体管，此时，当第二节点B的电压为高电平时第六开关晶体管M6导通，当第二节点B的电压为低电平时第六开关晶体管M6截止；或者，如图5b所示，第六开关晶体管M6也可以为P型晶体管，此时，当第二节点B的电压为低电平时第六开关晶体管M6导通，当第二节点B的电压为高电平时第六开关晶体管M6截止；在此不作限定。
以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第一控制子模块51，具体可以包括：第七开关晶体管M7；其中，
第七开关晶体管M7，其栅极与第二节点B相连，源极与直流电压源VG相连，漏极与第一节点A相连。
进一步地，在具体实施时，如图5a所示，第七开关晶体管M7可以为N型晶体管，此时，当第二节点B的电压为高电平时第七开关晶体管M7导通， 当第二节点B的电压为低电平时第七开关晶体管M7截止；或者，如图5b所示，第七开关晶体管M7也可以为P型晶体管，此时，当第二节点B的电压为低电平时第七开关晶体管M7导通，当第二节点B的电压为高电平时第七开关晶体管M7截止；在此不作限定。
以上仅是举例说明移位寄存器中第一控制子模块的具体结构，在具体实施时，第一控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第二控制子模块52，具体可以包括：第八开关晶体管M8；其中，
第八开关晶体管M8，其栅极与第一节点A相连，源极与直流电压源VG相连，漏极与第二节点B相连。
进一步地，在具体实施时，如图5a所示，第八开关晶体管M8可以为N型晶体管，此时，当第一节点A的电压为高电平时第八开关晶体管M8导通，当第一节点A的电压为低电平时第八开关晶体管M8截止；或者，如图5b所示，第八开关晶体管M8也可以为P型晶体管，此时，当第一节点A的电压为低电平时第八开关晶体管M8导通，当第一节点A的电压为高电平时第八开关晶体管M8截止；在此不作限定。
以上仅是举例说明移位寄存器中第二控制子模块的具体结构，在具体实施时，第二控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在本发明实施例提供的上述移位寄存器中，如图5a和图5b所示，第三控制子模块53，具体可以包括：第九开关晶体管M9；其中，
第九开关晶体管M9，其栅极和源极均与第一时钟信号CLK相连，漏极与第二节点B相连。
进一步地，在具体实施时，如图5a所示，第九开关晶体管M9可以为N型晶体管，此时，当第一时钟信号CLK为高电平时第九开关晶体管M9导通， 当第一时钟信号CLK为低电平时第九开关晶体管M9截止；或者，如图5b所示，第九开关晶体管M9也可以为P型晶体管，此时，当第一时钟信号CLK为低电平时第九开关晶体管M9导通，当第一时钟信号CLK为高电平时第九开关晶体管M9截止；在此不作限定。
以上仅是举例说明移位寄存器中第三控制子模块的具体结构，在具体实施时，第三控制子模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
较佳地，在本发明实施例提供的上述移位寄存器中，开关晶体管一般均采用相同材质的晶体管，在具体实施时，为了简化制作工艺，所有开关晶体管即上述第一至第九开关晶体管均采用P型晶体管或N型晶体管。当第一至第九开关晶体管均为N型晶体管时，直流电压源的电压为低电平电压，且正向扫描时，第一参考电压为高电平电压，第二参考电压为低电平电压，反向扫描时，第一参考电压为低电平电压，第二参考电压为高电平电压。当第一至第九开关晶体管均为P型晶体管时，直流电压源的电压为高电平电压，且正向扫描时，第一参考电压为低电平电压，第二参考电压为高电平电压，反向扫描时，第一参考电压为高电平电压，第二参考电压为低电平电压。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal Oxide Scmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
下面分别以图5a和图5b所示的移位寄存器为例，对其工作过程作以详细的描述。下述描述中以1表示高电平信号，0表示低电平信号。
实例一：
在图5a所示的移位寄存器中，所有晶体管均为N型晶体管，各N型晶体管在高电平作用下截止，在低电平作用下导通；直流电压源VG的电压为低电 平电压，正向扫描时，第一参考电压VDD为高电平电压，第二参考电压VSS为低电平电压，对应的输入输出时序图如图3a所示。具体地，选取如图3a所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段。
在T1阶段，Input＝1，CLKB＝1，Reset＝0，CLK＝0。第一开关晶体管M1导通，将第一参考电压VDD提供给第一节点A，第一节点A的电压为高电平电压；在第一节点A的控制下第三开关晶体管M3和第八开关晶体管M8导通，导通的第三开关晶体管M3将低电平的第一时钟信号CLK提供给信号输出端Output，导通的第八开关晶体管M8将低电平的直流电压源VG的电压提供给第二节点B，从而对电容C1进行充电，并且，在第二时钟信号CLKB的控制下，第四开关晶体管M4和第五开关晶体管M5导通，导通的第四开关晶体管M4将低电平的直流电压源VG的电压提供给信号输出端Output，导通的第五开关晶体管M5将低电平的直流电压源VG的电压提供给第二节点B；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号；
在T2阶段，CLK＝1，Input＝0，CLKB＝0，Reset＝0。在第一时钟信号CLK由低电平变为高电平的瞬间，第一节点A的电压仍为T1阶段时的高电平，此时第三开关晶体管M3导通，将高电平的第一时钟信号CLK提供该信号输出端，使信号输出端的电压为高电平，由于电容C1的自举作用，电容C1一端的电压升高，电容C1另一端即第一节点A的电压被进一步拉高，因此第八开关晶体管M8导通，将低电平的直流电压源VG提供给第二节点B，虽然第九开关晶体管M9在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B，但是第二节点B的电压仍为低电平，而第一节点A由于电容C1的自举作用一直处于高电平，因此第三开关晶体管M3导通，将高电平的第一时钟信号CLK提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出高电平信号；
在T3阶段，Rese＝1，CLKB＝1，Input＝0，CLK＝0。第二开关晶体管M2、第四开关晶体管M4和第五开关晶体管M5导通，导通的第二开关晶体管M2将低电平的第二参考电压VSS提供给第一节点A；导通的第四开关晶体管M4将低电平的直流电压源VG的电压提供给信号输出端Output，导通的第五开关晶体管M5将低电平的直流电压源VG的电压提供给第二节点B；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号；
在T4阶段，CLK＝1，Rese＝0，CLKB＝0，Input＝0。第九开关晶体管M9导通，将高电平的第一时钟信号CLK提供给第二节点B，在第二节点B的控制下，第六开关晶体管M6和第七开关晶体管M7导通，导通的第七开关晶体管M7将低电平的直流电压源VG的电压提供给第一节点A，导通的第六开晶体管M6将低电平的直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出低电平信号；
在T5阶段，CLKB＝1，Rese＝0，Input＝0，CLK＝0。第四开关晶体管M4和第五开关晶体管M5导通，导通的第五开关晶体管M5将直流电压源VG的电压提供给第二节点B，导通的第四开关晶体管M4将直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号。
之后，一直重复T4和T5阶段，第一节点A的电压一直为低电平电压，第二节点B点的电压交替为高、低电平电压，从而保证了上述移位寄存器的寿命，并且，信号输出端Output始终输出低电平信号，从而降低了上述移位寄存器的信号输出端Output输出的信号的噪声。并且，上述移位寄存器使用的开关晶体管的数量较少，从而可以节省空间，实现窄边框。
实例二：
在图5a所示的移位寄存器中，所有晶体管均为N型晶体管，各N型晶体 管在高电平作用下截止，在低电平作用下导通；直流电压源VG的电压为低电平电压，反向扫描时，输入信号Input作为复位信号Reset，复位信号Reset作为输入信号Input，第一参考电压VDD为低电平电压，第二参考电压VDD为高电平电压，对应的输入输出时序图如图3b所示。具体地，选取如图3b所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段。
在T1阶段，Reset＝1，CLKB＝1，Input＝0，CLK＝0。第二开关晶体管M2导通，将第二参考电压VSS提供给第一节点A，第一节点A的电压为高电平电压；在第一节点A的控制下第三开关晶体管M3和第八开关晶体管M8导通，导通的第三开关晶体管M3将低电平的第一时钟信号CLK提供给信号输出端Output，导通的第八开关晶体管M8将低电平的直流电压源VG的电压提供给第二节点B，从而对电容C1进行充电，并且，在第二时钟信号CLKB的控制下，第四开关晶体管M4和第五开关晶体管M5导通，导通的第四开关晶体管M4将低电平的直流电压源VG的电压提供给信号输出端Output，导通的第五开关晶体管M5将低电平的直流电压源VG的电压提供给第二节点B；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号；
在T2阶段，CLK＝1，Input＝0，CLKB＝0，Reset＝0。在第一时钟信号CLK由低电平变为高电平的瞬间，第一节点A的电压仍为T1阶段时的高电平，此时第三开关晶体管M3导通，将高电平的第一时钟信号CLK提供该信号输出端，使信号输出端的电压为高电平，由于电容C1的自举作用，电容C1一端的电压升高，电容C1另一端即第一节点A的电压被进一步拉高，因此第八开关晶体管M8导通，将低电平的直流电压源VG提供给第二节点B，虽然第九开关晶体管M9在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B，但是第二节点B的电压仍为低电平，而第一节点A由于电容C1的自举作用一直处于高电平，因此第三开关晶体管M3导通，将高电平的第一时钟信号CLK提供给信号输出端Output；因此，在此阶段中，第一节点A的 电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出高电平信号；
在T3阶段，Input＝1，CLKB＝1，Rese＝0，CLK＝0。第一开关晶体管M1、第四开关晶体管M4和第五开关晶体管M5导通，导通的第一开关晶体管M1将低电平的第一参考电压VDD提供给第一节点A；导通的第四开关晶体管M4将低电平的直流电压源VG的电压提供给信号输出端Output，导通的第五开关晶体管M5将低电平的直流电压源VG的电压提供给第二节点B；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号；
在T4阶段，CLK＝1，Rese＝0，CLKB＝0，Input＝0。第九开关晶体管M9导通，将高电平的第一时钟信号CLK提供给第二节点B，在第二节点B的控制下，第六开关晶体管M6和第七开关晶体管M7导通，导通的第七开关晶体管M7将低电平的直流电压源VG的电压提供给第一节点A，导通的第六开晶体管M6将低电平的直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出低电平信号；
在T5阶段，CLKB＝1，Rese＝0，Input＝0，CLK＝0。第四开关晶体管M4和第五开关晶体管M5导通，导通的第五开关晶体管M5将直流电压源VG的电压提供给第二节点B，导通的第四开关晶体管M4将直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为低电平电压，信号输出端Output输出低电平信号。
之后，一直重复T4和T5阶段，第一节点A的电压一直为低电平电压，第二节点B点的电压交替为高、低电平电压，从而保证了上述移位寄存器的寿命，并且，信号输出端Output始终输出低电平信号，从而降低了上述移位寄存器的信号输出端Output输出的信号的噪声。并且，上述移位寄存器使用的开关晶体管的数量较少，从而可以节省空间，实现窄边框。
实例三：
在图5b所示的移位寄存器中，所有晶体管均为P型晶体管，各P型晶体管在低电平作用下截止，在高电平作用下导通；直流电压源VG的电压为高电平电压，正向扫描时，第一参考VDD电压为低电平电压，第二参考VSS电压为高电平电压，对应的输入输出时序图如图4a所示。具体地，选取如图4a所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段。
在T1阶段，Input＝0，CLKB＝0，Reset＝1，CLK＝1。第一开关晶体管M1导通，将第一参考电压VDD提供给第一节点A，第一节点A的电压为低电平电压；在第一节点A的控制下第三开关晶体管M3和第八开关晶体管M8导通，导通的第三开关晶体管M3将高电平的第一时钟信号CLK提供给信号输出端Output，导通的第八开关晶体管M8将高电平的直流电压源VG的电压提供给第二节点B，从而对电容C1进行充电，并且，在第二时钟信号CLKB的控制下，第四开关晶体管M4和第五开关晶体管M5导通，导通的第四开关晶体管M4将高电平的直流电压源VG的电压提供给信号输出端Output，导通的第五开关晶体管M5将高电平的直流电压源VG的电压提供给第二节点B；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号；
在T2阶段，CLK＝0，Input＝1，CLKB＝1，Reset＝1。在第一时钟信号CLK由高电平变为低电平的瞬间，第一节点A的电压仍为T1阶段时的低电平，此时第三开关晶体管M3导通，将低电平的第一时钟信号CLK提供该信号输出端，使信号输出端的电压为低电平，由于电容C1的自举作用，电容C1一端的电压降低，电容C1另一端即第一节点A的电压被进一步拉低，因此第八开关晶体管M8导通，将高电平的直流电压源VG提供给第二节点B，虽然第九开关晶体管M9在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给第二节点B，但是第二节点B的电压仍为高电平，而第一节点A由于电容C1的自举作用一直处于低电平，因此第三开关晶体管M3导通，将低电平的第一 时钟信号CLK提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出低电平信号；
在T3阶段，Rese＝0，CLKB＝0，Input＝1，CLK＝1。第二开关晶体管M2、第四开关晶体管M4和第五开关晶体管M5导通，导通的第二开关晶体管M2将高电平的第二参考电压VSS提供给第一节点A；导通的第四开关晶体管M4将高电平的直流电压源VG的电压提供给信号输出端Output，导通的第五开关晶体管M5将高电平的直流电压源VG的电压提供给第二节点B；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号；
在T4阶段，CLK＝0，Rese＝1，CLKB＝1，Input＝1。第九开关晶体管M9导通，将低电平的第一时钟信号CLK提供给第二节点B，在第二节点B的控制下，第六开关晶体管M6和第七开关晶体管M7导通，导通的第七开关晶体管M7将高电平的直流电压源VG的电压提供给第一节点A，导通的第六开晶体管M6将高电平的直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出高电平信号；
在T5阶段，CLKB＝0，Rese＝1，Input＝1，CLK＝1。第四开关晶体管M4和第五开关晶体管M5导通，导通的第五开关晶体管M5将直流电压源VG的电压提供给第二节点B，导通的第四开关晶体管M4将直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号。
之后，一直重复T4和T5阶段，第一节点A的电压一直为高电平电压，第二节点B点的电压交替为高、低电平电压，从而保证了上述移位寄存器的寿命，并且，信号输出端Output始终输出高电平信号，从而降低了上述移位寄存器的信号输出端Output输出的信号的噪声。并且，上述移位寄存器使用的开关 晶体管的数量较少，从而可以节省空间，实现窄边框。
实例四：
在图5b所示的移位寄存器中，所有晶体管均为P型晶体管，各P型晶体管在低电平作用下截止，在高电平作用下导通；直流电压源VG的电压为高电平电压，反向扫描时，输入信号Input作为复位信号Reset，复位信号Reset作为输入信号Input，第一参考VDD电压为高电平电压，第二参考VSS电压为低电平电压，对应的输入输出时序图如图4b所示。具体地，选取如图4b所示的输入输出时序图中的T1、T2、T3、T4和T5五个阶段。
在T1阶段，Reset＝0，CLKB＝0，Input＝1，CLK＝1。第二开关晶体管M2导通，将第二参考电压VSS提供给第一节点A，第一节点A的电压为低电平电压；在第一节点A的控制下第三开关晶体管M3和第八开关晶体管M8导通，导通的第三开关晶体管M3将高电平的第一时钟信号CLK提供给信号输出端Output，导通的第八开关晶体管M8将高电平的直流电压源VG的电压提供给第二节点B，从而对电容C1进行充电，并且，在第二时钟信号CLKB的控制下，第四开关晶体管M4和第五开关晶体管M5导通，导通的第四开关晶体管M4将高电平的直流电压源VG的电压提供给信号输出端Output，导通的第五开关晶体管M5将高电平的直流电压源VG的电压提供给第二节点B；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号；
在T2阶段，CLK＝0，Input＝1，CLKB＝1，Reset＝1。在第一时钟信号CLK由高电平变为低电平的瞬间，第一节点A的电压仍为T1阶段时的低电平，此时第三开关晶体管M3导通，将低电平的第一时钟信号CLK提供该信号输出端，使信号输出端的电压为低电平，由于电容C1的自举作用，电容C1一端的电压降低，电容C1另一端即第一节点A的电压被进一步拉低，因此第八开关晶体管M8导通，将高电平的直流电压源VG提供给第二节点B，虽然第九开关晶体管M9在第一时钟信号CLK的控制下，将第一时钟信号CLK提供给 第二节点B，但是第二节点B的电压仍为高电平，而第一节点A由于电容C1的自举作用一直处于低电平，因此第三开关晶体管M3导通，将低电平的第一时钟信号CLK提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为低电平电压，第二节点B的电压为高电平电压，信号输出端Output输出低电平信号；
在T3阶段，Input＝0，CLKB＝0，Rese＝1，CLK＝1。第一开关晶体管M1、第四开关晶体管M4和第五开关晶体管M5导通，导通的第一开关晶体管M1将高电平的第一参考电压VSS提供给第一节点A；导通的第四开关晶体管M4将高电平的直流电压源VG的电压提供给信号输出端Output，导通的第五开关晶体管M5将高电平的直流电压源VG的电压提供给第二节点B；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号；
在T4阶段，CLK＝0，Rese＝1，CLKB＝1，Input＝1。第九开关晶体管M9导通，将低电平的第一时钟信号CLK提供给第二节点B，在第二节点B的控制下，第六开关晶体管M6和第七开关晶体管M7导通，导通的第七开关晶体管M7将高电平的直流电压源VG的电压提供给第一节点A，导通的第六开晶体管M6将高电平的直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为低电平电压，信号输出端Output输出高电平信号；
在T5阶段，CLKB＝0，Rese＝1，Input＝1，CLK＝1。第四开关晶体管M4和第五开关晶体管M5导通，导通的第五开关晶体管M5将直流电压源VG的电压提供给第二节点B，导通的第四开关晶体管M4将直流电压源VG的电压提供给信号输出端Output；因此，在此阶段中，第一节点A的电压为高电平电压，第二节点B的电压为高电平电压，信号输出端Output输出高电平信号。
之后，一直重复T4和T5阶段，第一节点A的电压一直为高电平电压，第二节点B点的电压交替为高、低电平电压，从而保证了上述移位寄存器的寿 命，并且，信号输出端Output始终输出高电平信号，从而降低了上述移位寄存器的信号输出端Output输出的信号的噪声。并且，上述移位寄存器使用的开关晶体管的数量较少，从而可以节省空间，实现窄边框。
进一步地，在本发明实施例提供的上述移位寄存器中，当不考虑双向扫描，仅需要实现单向扫描时，如图6a和图6b所示，用输入信号Input代替第一参考电压VDD，用直流电压源VG代替第二参考信号VSS，从而实现正向扫描。具体地，正向扫描的工作原理与上述如图5a和图5b所示的移位寄存器实现正向扫描的原理相同，在此不作赘述。
基于同一发明构思，本发明实施例还提供了上述任一种栅极驱动电路的驱动方法，如图7所示，可以包括以下步骤：
S101、在第一阶段，输入模块在输入信号的控制下，将第一参考电压提供给第一节点；第一输出模块在第一节点的控制下，将第一时钟信号提供给信号输出端；第二输出模块在第二时钟信号的控制下，将直流电压源的电压提供给第二节点和信号输出端；控制模块在第一节点的控制下，使第二节点的电压为第二电压；
S102、在第二阶段，第一输出模块将第一时钟信号提供给信号输出端；控制模块在第一节点的电压为第一电压时，使第二节点的电压为第二电压，并且在第一时钟信号的控制下，将第一时钟信号提供给第二节点；
S103、在第三阶段，复位模块在复位信号的控制下，将第二参考电压提供给第一节点；第二输出模块在第二时钟信号的控制下，将直流电压源的电压提供给第二节点和信号输出端；
S104、在第四阶段，控制模块在第一时钟信号的控制下，将第一时钟信号提供给第二节点，并且在第二节点的电压为第一电压时，使第一节点的电压为第二电压；第二输出模块在第二节点的控制下，将直流电压源的电压提供给信号输出端；
S105、在第五阶段，第二输出模块在第二时钟信号的控制下，将直流电压 源的电压提供给第二节点和信号输出端。
本发明实施例提供的上述驱动方法，使移位寄存器利用第一时钟信号控制第二节点，然后通过第二节点和第二时钟信号的交替高低电平，控制信号输出端输出的信号，这样就可以实现信号输出端一直有信号输出，从而可以消除噪声，稳定行输出信号；并且由于第二节点处于交替的高低电平，因此可以保护移位寄存器的寿命。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图8所示，包括串联的多个本发明实例提供的上述任一种移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)；其中，
除第一级移位寄存器SR(1)之外，其余每一级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别向与其相邻的上一级移位寄存器SR(n-1)输入复位信号Reset；
除最后一级移位寄存器SR(N)之外，其余每一级移位寄存器SR(n)的信号输出端Output_n(1≤n≤N)分别向与其相邻的下一级移位寄存器SR(n+1)输入输入信号Input，；
第一级移位寄存器SR(1)的输入信号Input由帧起始信号STV端输入。
进一步地，在本发明实施例提供的上述栅极驱动电路中，第一时钟信号CLK、第二时钟信号CLKB、第一参考电压VDD、第二参考电压VSS和直流电压源VG均输入各级移位寄存器中。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。
本发明实施例提供的一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，其中，移位寄存器包括：输入模块、复位模块、第一输出模块，第二输 出模块以及控制模块。输入模块，用于在输入信号的控制下，将第一参考电压提供给第一节点；复位模块，用于在复位信号的控制下，将第二参考电压提供给第一节点；第一输出模块，用于在第一节点的电压为第一电压时，将第一时钟信号提供给信号输出端；第二输出模块，用于在第二时钟信号的控制下，将直流电压源的电压提供给第二节点和信号输出端，以及在第二节点的电压为第一电压时，将直流电压源的电压提供给信号输出端；控制模块，用于在第二节点的电压为第一电压时，使第一节点的电压为第二电压，在第一节点的电压为第一电压时，使第二节点的电压为第二电压，以及在第一时钟信号的控制下，将第一时钟信号提供给第二节点。该移位寄存器利用第一时钟信号控制第二节点，然后通过第二节点和第二时钟信号的交替高低电平，控制信号输出端输出的信号，这样就可以实现信号输出端一直有信号输出，从而可以消除噪声，稳定行输出信号；并且由于第二节点处于交替的高低电平，因此可以保护移位寄存器的寿命。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。