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1、(10)申请公布号 CN 104112470 A (43)申请公布日 2014.10.22 CN 104112470 A (21)申请号 201310134708.1 (22)申请日 2013.04.18 G11C 8/10(2006.01) (71)申请人 上海华虹宏力半导体制造有限公司 地址 201203 上海市浦东新区张江高科技园 区祖冲之路 1399 号 (72)发明人 傅俊亮 冯国友 (74)专利代理机构 上海浦一知识产权代理有限 公司 31211 代理人 丁纪铁 (54) 发明名称 非挥发性存储器列地址解码电路 (57) 摘要 本发明公开了一种非挥发性存储器列地址解 码电路， 具有。
2、一或非门 nor2 连接一反向器 inv 组 成的逻辑电路， 还包括 ： 一电压转换器 LS， 其输入 端连接反向器 inv 的输入和输出端， 其输出端连 接 PMOS 管 P0 和 NMOS 管 NO 的栅极， PMOS 管 P0 的 漏极和 NMOS 管 NO 的漏极相连作为列线 ylv， 所述 逻辑电路为 1.5V 低压电路经电压转换器 LS 转换 为5V高压。 本发明的非挥发性存储器列地址解码 电路与现有的非挥发性存储器列地址解码电路相 比能减小版图面积， 能提高读写速度， 能缩短列线 建立时间。 (51)Int.Cl. 权利要求书 1 页 说明书 3 页 附图 1 页 (19)中华人。
3、民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书3页 附图1页 (10)申请公布号 CN 104112470 A CN 104112470 A 1/1 页 2 1. 一种非挥发性存储器列地址解码电路， 具有一或非门 （nor2） 连接一反向器 （inv） 组 成的逻辑电路， 其特征是， 还包括 ： 一电压转换器 （LS） ， 其输入端连接反向器 （inv） 的输入 和输出端， 其输出端连接 PMOS 管 （P0） 和 NMOS 管 （NO） 的栅极， PMOS 管 （P0） 的漏极和 NMOS 管 （NO） 的漏极相连作为列线 （ylv） 。 2. 如权利要求 1 所述的非。
4、挥发性存储器列地址解码电路， 其特征是 ： 所述逻辑电路为 1.5V 低压电路经电压转换器 （LS） 转换为 5V 高压。 权 利 要 求 书 CN 104112470 A 2 1/3 页 3 非挥发性存储器列地址解码电路 技术领域 0001 本发明涉及集成电路制造领域， 特别是涉及一种非挥发性存储器列地址解码电 路。 背景技术 0002 NVM是指非挥发性存储器， 目前在智能卡上采用的主要包括 ： EEPROM和Flash。 NVM 通常用来存放程序和数据， 对于智能卡而言， 大多把应用程序和数据、 文件等存放到 NVM 中。NVM 可以实现方便的读写操作， 因此非常灵活。对于读操作， NV。
5、M 中的数据与 RAM 相同， 直接引用其地址即可， 擦写操作则要复杂的多， 一般需要利用芯片厂家提供的函数库驱 动程序来实现。 0003 如图 1 所示， 在 NVM 地址解码电路设计中， 为了提高读取速度， 在读取数据时需要 抬高列线上的电压， 即选中列线时 ylv=vpwr_read ； 在进行读操作时， hven2 为 vgnd， hven2b 为 vpwr_read， READ2=vpwr。读选中的列线， ydecb=vgnd， level shifter 的输出 y 为 vpwr_ read， yread=vgnd， 则ylv=vpwr_read。 读操作不选中的列线， ydecb。
6、=vpwr， level shifter的 输出 y 为 vgnd， yread=vpwr_read, 则 ylv=vgnd ； 在高压操作时， hven2=vpwr， READ2=VNEG， VCPW=VNEG， yread=vpwr_read， 则 ylv=VCPW=VNEG。 0004 该结构比较复杂， 逻辑操作在 LS(level shifter) 后面， 用到高压管， 会增加地址 建立时间， 增大版图面积。Hven2 的高电位为 vpwr， 而 hven2b 高电位为 vpwr_read， 需要 hven2 经 LS 得到， 当列线选中时， 通过 P1 和 P2 管， ylv 的电位。
7、变为 vpwr_read。使用了二 个 5V 高压 P 管， 会增加建立时间 ； 当列线未选中， 通过 N1 和 N2 管， ylv 的电位变为 vgnd ； 使用了二个 5V 高压 N 管， 也会增加建立时间。 发明内容 0005 本发明要解决的技术问题是提供一种简化的非挥发性存储器列地址解码电路， 其 与现有的非挥发性存储器列地址解码电路相比能减小版图面积， 能提高读写速度， 能缩短 列线建立时间。 0006 为解决上述技术问题， 本发明的非挥发性存储器列地址解码电路， 具有一或非门 nor2 连接一反向器 inv 组成的逻辑电路， 还包括 ： 一电压转换器 LS， 其输入端连接反向器 i。
8、nv 的输入和输出端， 其输出端连接 PMOS 管 P0 和 NMOS 管 NO 的栅极， PMOS 管 P0 的漏极和 NMOS 管 NO 的漏极相连作为列线 ylv， 所述逻辑电路为 1.5V 低压电路经电压转换器 LS 转换 为 5V 高压。 0007 本发明在level shifter之前， 逻辑电路部分用了1.5V低压管， 在level shifter 之后， 简化了电路结构， 读操作时 ylv 未选中列线和高压操作时 ylv 列线的通路相同。 0008 当列线选中时， 通过 P0 管， ylv 的电位变为 vpwr_read, 只使用一个 5V 高压 P 管， 列线能更快的建立。 。
9、0009 当列线未选中， 通过 N0 管， ylv 的电位变为 vgnd, 只使用一个 5V 高压 N 管， 列线 说 明 书 CN 104112470 A 3 2/3 页 4 能更快的建立。 0010 本发明的非挥发性存储器列地址解码电路与现有的非挥发性存储器列地址解码 电路相比能减小版图面积， 能提高读写速度， 能缩短列线建立时间。 附图说明 0011 下面结合附图与具体实施方式对本发明作进一步详细的说明 ： 0012 图 1 是一种现有非挥发性存储器列地址解码电路示意图。 0013 图 2 是本发明非挥发性存储器列地址解码电路一实施例的示意图。 0014 附图标记说明 0015 c、 y。
10、 是中间节点 0016 ydecb、 hven2、 、 hven2_h、 hven2b、 vpwr、 yread、 vpwr_read、 VCPW 是电压 0017 vgnd 是接地 0018 P0、 P1、 P2 是 PMOS 管 0019 N0、 N1、 N2 是 NMOS 管 0020 nor2 是或非门 0021 inv 是反向器 0022 LS 是电压转换器 0023 ylv 是列线 具体实施方式 0024 本发明的非挥发性存储器列地址解码电路一实施例， 具有一或非门 nor2 连接一 反向器 inv 组成的逻辑电路， 还包括 ： 一电压转换器 LS， 其输入端连接反向器 inv 的。
11、输入和 输出端， 其输出端接 PMOS 管 P0 和 NMOS 管 NO 的栅极， PMOS 管 P0 的漏极和 NMOS 管 NO 的漏 极相连作为列线 ylv， 所述逻辑电路为 1.5V 低压电路经电压转换器 LS 转换为 5V 高压。 0025 NVM 读出电路中列选择电路进行读操作时译码需要固定的建立时间， 且译码成功 后选中的地址 ylv 电压输出为 vpwr_read， 未选中的地址 ylv 电压输出为 vgnd。 0026 Level shifter （电压转换器即LS） 在yread=vpwr时， 输出c=vgnd ； 在yreadb=vpwr 时， 输出 c=vpwr_rea。
12、d。 0027 在读操作时， VCPW=vgnd， hven2=vgnd， 被选中的列线， ydecb=vgnd， yread=vpwr， LS 的输出 c=vgnd， 则 P0 管打开， ylv=vpwr_read ； 不选中的列线， ydecb=vpwr， yreadb=vpwr， LS 的输出 c=vpwr_read， 则 N0 管打开， ylv=VCPW=vgnd。 0028 在高压操作时， hven2=vpwr， VCPW=VNEG， yreadb=vpwr， LS 的输出 c=vpwr_read， 则 N0 管打开， 所有列线 ylv=VCPW=VNEG。 0029 本发明在 le。
13、vel shifter 之前， 逻辑部分用了 1.5V 低压管， 在 level shifter 之 后， 简化了电路结构， 读操作时 ylv 未选中列线和高压操作时 ylv 列线的通路相同。 0030 当列线选中时， 通过 P0 管， ylv 的电位变为 vpwr_read, 只使用一个 5V 高压 P 管， 能更快的建立。 0031 当列线未选中， 通过 N0 管， ylv 的电位变为 vgnd, 只使用一个 5V 高压 N 管， 能更 快的建立。 说 明 书 CN 104112470 A 4 3/3 页 5 0032 以上通过具体实施方式和实施例对本发明进行了详细的说明， 但这些并非构成对 本发明的限制。在不脱离本发明原理的情况下， 本领域的技术人员还可做出许多变形和改 进， 这些也应视为本发明的保护范围。 说 明 书 CN 104112470 A 5 1/1 页 6 图 1 图 2 说 明 书 附 图 CN 104112470 A 6 。